HDLBITS笔记11：三目条件运算符（conditional ternary operator，同时区分建模方式）

Verilog 有一个三元条件运算符 （ ？ ： ），很像 C：

（条件 ？ if_true ： if_false）

这可用于根据一行上的条件（多路复用器！）选择两个值之一，而无需在组合始终块中使用if-then。

例子：

(0 ? 3 : 5)     // This is 5 because the condition is false.
(sel ? b : a)   // A 2-to-1 multiplexer between a and b selected by sel.

always @(posedge clk)         // A T-flip-flop.
  q <= toggle ? ~q : q;

always @(*)                   // State transition logic for a one-input FSM
  case (state)
    A: next = w ? B : A;
    B: next = w ? A : B;
  endcase

assign out = ena ? q : 1'bz;  // A tri-state buffer

((sel[1:0] == 2'h0) ? a :     // A 3-to-1 mux
 (sel[1:0] == 2'h1) ? b :
                      c )

题目要求：

给定四个无符号数字，找到最小值。无符号数字可以与标准比较运算符（a < b）进行比较。使用条件运算符制作双向 min 电路，然后组合其中的几个以创建 4 路 min 电路。您可能需要一些线矢量来获取中间结果。

注意事项：

1.在编写代码时区分数据流建模和行为级建模。

• 数据流建模：使用的连续赋值语句是由关键字assign开始的，后面跟着由操作数和运算符等组成的逻辑表达式。
• 行为级建模：是将数字逻辑电路的功能和算法以比较抽象的形式描述出来，主要由关键字initial或always定义的两种结构型的描述语句。并且在仿真时这些语句并行执行。always结构型说明语句的一般用法都是敏感事件列表和begin..end 语句块执行。其中在begin..end语句块为顺序语句块，块内的语句按照书写的顺序执行。

采用数据流建模方式的代码：

module top_module (
    input [7:0] a, b, c, d,
    output  [7:0] min);//

    // assign intermediate_result1 = compare? true: false;
    wire [7:0] min1,min2;
  
            assign min1 = (a>b) ? b : a;
            assign min2 = (c>d) ? d : c;
            assign min = (min1>min2) ? min2 : min1;
    
endmodule

使用quartus ii仿真的逻辑图：