现象:使用modelsim仿真发现,当写信号(VGA_FIFO_wr)来临后,FIFO只执行了一次数据写入。
原因:FIFO的输出信号rdreq为不定态
解决方法:给rdreq赋初始值
立减 ¥
请填写红包祝福语或标题
红包个数最小为10个
红包金额最低5元
抵扣说明:
1.余额是钱包充值的虚拟货币,按照1:1的比例进行支付金额的抵扣。 2.余额无法直接购买下载,可以购买VIP、付费专栏及课程。