vivado FIFO问题记录

1)标准FIFO下 synchronization stage


异步时钟FIFO独有的值
表示FIFO 读时钟域的 rd_data_out开始有值的时间
当 synchronization stages = 4时
在write_data_count被写入值后,经过(synchronization stages + 2) = 4个读时钟上升沿,read_data_count+1

(2)wr_data_out

写时钟第一个上升沿检测到读使能,写入一个数据
写时钟第二个上升 wr_data_out + 1

(3)more accurate data counts

在FIRST FIFO 要加上more accurate data counts

如果不加,rd_data_count,rd_data_count = 实际FIFO内数据个数 - 2

(4)FIFO复位后写不进去的问题


复位时,时钟要存在,不存在busy信号就会跑飞

复位时,写时钟消失

复位后,busy信号拉高,FIFO跑飞,不能写入数据

解决办法:

1、让时钟在复位时,也能工作
2、如果不能让时钟在复位时工作,那么就不能使用busy信号,分别设置wr_rst和rd_rst

(5)异步fifo,wr_data_count和rd_data_count复位后不一致.

 不同的 FIFO IP 配置数据计数的行为不一样。主要是FWFT配置下不同,因为FWFT增加了先进先出深度。

因为data count本来就不是准确的表示fifo里的个数。

写入数据计数 (wr_data_count) 悲观地报告写入 FIFO 的字数。该计数保证永远不会少报 FIFO 中的字数(尽管它可能会暂时多报存在的字数),以确保您永远不会溢出 FIFO。

wr_data_count 和 rd_data_count 输出不是 FIFO 中字数的瞬时表示,但可以瞬时提供 FIFO 中字数的近似值。

 

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Vivado FIFO是一种在Xilinx Vivado设计工具中使用的先进先出(FIFO数据结构。FIFO是一种存储数据的缓冲区,它按照先进先出的原则对数据进行读操作。 根据引用中的描述,Vivado FIFO时钟速率为50MHz,读时钟速率为100MHz。这意味着在数据时,每个时钟周期可以入一个数据,而在读取数据时,每个时钟周期可以读取两个数据。 引用中的仿真结果显示,在将数据0-2047FIFO后,FIFO的full信号被拉高,表示FIFO已满。此时,使能信号wr_en被拉低,读使能信号rd_en被拉高,开始从FIFO中读取数据。 而引用中的仿真结果显示,模块成功将16位的1-2047数据FIFO,读FIFO模块以8位的方式从FIFO中正确地读取出入的数据。 综上所述,Vivado FIFO是一种在Vivado设计工具中使用的FIFO数据结构,可以按照先进先出的原则对数据进行读操作,并具有相应的时钟速率。<span class="em">1</span><span class="em">2</span><span class="em">3</span> #### 引用[.reference_title] - *1* *2* *3* [VivadoFIFO核使用](https://blog.csdn.net/jiguangshen/article/details/124271242)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v93^chatsearchT3_2"}}] [.reference_item style="max-width: 100%"] [ .reference_list ]

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