Verilog基本知识 [Day1学习笔记]

1. 什么是HDL？

HDL(Hardware Description Language)：具有特殊结构能够对硬件逻辑电路的功能进行描述的一种高级编程语言。

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2. 功能：

• 描述电路的连接 （既包含高级程序设计语言结构形式，也兼顾硬件线路连接的具体构件）

• 描述电路的功能

• 在不同抽象极上描述电路

• 描述电路的时序（因从输入到输出总有延时）

• 表达具有并行性（同一时刻执行多任务的能力）

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3. 为什么使用HDL？

• 电路设计向大规模和高复杂度发展的趋势

• 电子领域的竞争越来越激烈（提高逻辑设计的效率，降低设计成本，缩短设计周期）

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4. 分类：

1 )Verilog HDL

2 )VHDL

	相同点	不同点
Verilog HDL	能形式化抽象表示电路行为和结构 支持逻辑设计中层次和范围的描述，可利用高级语言的精巧结构来简化电路行为的描述 具有电路仿真和验证机制以保证设计的正确性 4. 支持电路设计由高层到底层的综合转化 5. 硬件描述与实现工艺无关，有关工艺参数可通过语言提供的属性包括便于文档管理易于理解和设计重用	起源于C语言（1995年） 侧重于电路级描述 拥有更广泛的设计群体，成熟资源更丰富 易掌握（C） 在门级开关电路描述方面较强
VHDL		起源于ADA语言，出现晚但标准化早（IEEE1987年） 侧重于系统级描述 不易掌握（ADA） 在系统级抽象方面较强

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5. Verilog HDL VS C

Verilog: 是一种硬件语言，最终是为了产生实际的硬件电路或对硬件电路进行仿真；

C: 是一种软件语言，控制硬件来实现某些功能。

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6. Verilog HDL 用途

1. ASIC（专用集成电路）和FPGA（现场可编程门阵列）工程师编写可综合的RTL代码

2. 高抽象级系统仿真进行系统结构开发

3. 测试工程师编写各种层次的测试程序

4. 用于ASIC和FPGA单元或更高层次的代码块的模型开发

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以上均为学习笔记，若有误请及时纠错