16路并行输入4096点FFT的FPGA实现

Mr.Pan_

已于 2024-07-05 08:48:29 修改

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文章标签： fpga开发快速傅立叶变换

于 2024-07-04 11:13:40 首次发布

本文链接：https://blog.csdn.net/weixin_47365352/article/details/140174429

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ADC9652等高速ADC往往采用并行输出的方式，以提供高达几个G的高速数据吞吐率。与此配合，需要高速FFT对其输出信号进行处理。一个典型的需求是16路并行输入。　

FFT有多种多样的实现方式。其中之一是Bailey‘s 4 Step 算法。其核心思想是将M*N点的傅立叶变换转化为N组M点的傅立叶变换和M组N点的傅立叶变换，中间是一个额外的旋转运算。比如4096点DFT可以转化为16组256点FFT和256组16点FFT。这一分解刚好与16路并行输入相匹配。计算公式如下：

$\begin{equation} C_{p+M \cdot q}:=\sum_{n=0}^{N-1}\left[\exp \left(-j \cdot \frac{2 \cdot \pi \cdot n \cdot q}{N}\right)\left[\sum_{m=0}^{M-1}\left(S_{n+N \cdot m} \exp \left(-j \cdot \frac{2 \cdot \pi \cdot m \cdot p}{M}\right)\right)\right] \cdot \exp \left(-j \cdot \frac{2 \cdot \pi \cdot n \cdot p}{M \cdot N}\right)\right] \end{equation}$

上式也可以看作是FFT算法的通用公式，比如基2算法

$\begin{equation} X(k)=\sum_{r=0}^{N / 2-1} x(2 r) W_{N / 2}^{r k}+W_N^k \sum_{r=0}^{N / 2-1} x(2 r+1) W_{N / 2}^{r k}=G(k)+W_N^k H(k) \end{equation}$

可以由（1）式继续分解得到。比如256可以分解为16X16，16分解为4X4，4继续分解为2X2，也就是（2）式了。如果4不再继续分解的话，就是基4FFT。

在FPGA设计中，一个重要的指标是时延（Lantency）。latency指的是完成一次快速傅里叶变换（FFT）所需要的时间延迟。在数字信号处理中，latency表示信号进入系统后，经过处理直到输出结果可用之间的时间间隔。较低的latency意味着系统能够更快地响应输入信号并输出处理结果，对于实时信号处理和通信系统尤为重要。对4096点而言，有时延时可能长达70us以上。

降低延时的方法除了使用更多的资源进行运算以缩短时间之外，另一个思路是更早地开始计算。以下链接

Mr.Pan：傅立叶变换FFT的FPGA高效实现之“零延时”原理5 赞同 · 4 评论文章

提供了降低延时的基本思路。

采用Beiley‘s 4 step架构并结合低延时方案，初步的设计显示，16路并行输入4096点FFT，工作时钟频率200MHz，数据吞吐率3.2Gsps，latency为1.4us。

下载：https://download.csdn.net/download/weixin_47365352/89516891

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16路并行输入4096点FFT的FPGA实现

将M*N点的傅立叶变换转化为N组M点的FFT和M组N点的FFT，中间是一个额外的旋转运算。采用Beiley‘s 4 step架构并结合低延时方案，初步的设计显示，16路并行输入4096点FFT，工作时钟频率200MHz，数据吞吐率3.2Gsps，latency为1.4us。
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