HDLbits--bugs nand3

该文描述如何利用5输入的与门来构建一个三输入的与非门。由于多余的两个输入端口需置1,通过将这两个端口设置为恒定的1信号,结合内部的逻辑操作,最终通过取反得到与非门的输出。模块名为top_module,包含输入a、b、c和输出out,使用了一个andgate实例化(inst1)并连接到临时变量temp,然后通过对temp取反得到最终的out输出。
摘要由CSDN通过智能技术生成

必须要用与门实现与非门的输出,因为给定的与门是5输入,而要求的是三输入,所以有两个端口是不需要的,但是不要的两个端口必须置1,因为1与其他还是其他。 

module top_module (input a, input b, input c, output out);//
    
    reg temp;

    andgate inst1 (  temp,a,b,c, 'b1, 'b1,);
    assign out=~temp;
endmodule

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