VARON设计流程及示例

本文介绍有关使用VARON的设计流程和基础示例的介绍。

设计流程

       图1显示了VARON的设计流程。 第一步，将VARON IP导入用户的目标设计。 VARON IP用RTL（Verilog HDL）编写。 这允许用户将VARON IP导入到Verilog HDL或VHDL编写的用户设计和环境中。第二步是选择要观察的AXI信号，然后完成VARON IP配置并注入用户设计。

       VARON IP实施完成后，运行仿真，将选择的信号数据提取到文件中并进行仿真。

       最后，启动VARON监控器并加载总线性能数据，然后使用各种性能分析工具开始性能分析。

图1  VARON设计流程

 

 

VARON IP配置

       图2显示了VARON IP。 VARON IP由时钟计数器，读取侧/写入侧的延迟计数器和RTL编写的缓冲区组成，以及由C语言编写的文件输出软件组成。

1. 时钟计数器

• ACLK的计数（由ARESETn初始化）
• 单位时间的测量：周期间隔（单位时间）可以从仿真参数中设置。

2. 延迟计数器（事务）

• 一个延迟计数器可以捕获1个AXI总线端口。
• 捕获交易时间和突发长度。

3. 缓冲区（DPI-C）

• 收集时钟计数器