Verilog[奇校验电路]

• 奇校验电路原理

奇校验：

以此为例，输入信号为Symbol，包含7为信息码元和1位校验位。

发送端通过对校验位赋值，使输入信号中1数目为奇数。

在传输过程中信号可能会受到干扰导致码元翻转，为了判定是否发生了传输错误，采用奇校验。

根据接收的信号中1的总数目是否为奇数，来判定传输过程中是否发生错误。若为奇数，视作无误（isErr=0）；若为偶数，视为有错（isErr=1）。

 

• 功能模块

说明：暂时将最低位视作校验位

考虑对输出信号采用按位异或，奇数个1异或结果为1，偶数个1异或结果为0。

例如：

example_1 = 8'b1110_0001;

则^example_1 = 0

example_2 = 8'b1110_0011;

则^example_2 = 1

//oddcheck.v
//odd check
/*
isErr = 0 -->Right
isErr = 1 -->Wrong
*/

//determine parity
/*
module GetParity(in, parity);
  input   wire  [6:0] in;
  output  wire  [7:0] parity;
  
  assign pa