数字IC设计学习笔记_静态时序分析STA_半周期路径Half Cycle Path

数字IC设计学习笔记

半周期路径Half Cycle Path

1. 半周期路径Half Cycle Path
2. Setup time 检查
3. Hold time 检查
4. 总结

1. 半周期路径Half Cycle Path

• 如果在设计中，同时存在上升沿触发的D触发器，以及下降沿触发的D触发器，则视为半周期路径，Half Cycle Path。
  

2. Setup time检查

时序图

时序报告：

• Launch path
  

• Capture path
  
  起始点 startpoint：UFF5，下降沿触发

  结束点 endpoint：UFF3，上升沿触发

  Launch edge = 6ns

  Capture edge = 12ns

• 所以，静态时序分析时，用于setup检查的时间为T/2， 数据传输到capture（UFF3）触发器的时间只有T/2。

3. Hold time检查

时序图

时序报告：

• Launch path
  

• Capture path
  

• Hold检查通常为setup检查边沿的前一个时钟周期的上升沿，setup检查的capture edge=12ns，所以对于hold检查：

  起始点 startpoint：UFF5，下降沿触发

  结束点 endpoint：UFF3，上升沿触发

  launch edge = 6ns

  capture edge = 0ns

  data arrived time >> data require time, 所以，hold time 时序很容易满足。

4. 总结：

• 通常来讲，在做电路设计的时候，从一个芯片给另外一个芯片传输数据时，可以使用半周期。因为半周期的建立时间非常紧，只剩T/2，但是hold非常松，很容易满足。在数字电路中，setup violation 容易修复，如插流水，替换器件，优化组合逻辑算法等；但是hold time很难修复。

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[参考资料]

1. 邸志雄老师的课件
2. 集成电路静态时序分析与建模

【注】：个人学习笔记，如有错误，望不吝赐教，这厢有礼了~~~

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