FPGA基本语法的考察

已于 2024-03-31 10:48:02 修改
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分类专栏： fpga刷题 文章标签： fpga开发
于 2024-03-31 10:45:30 首次发布
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本文链接：https://blog.csdn.net/weixin_50769127/article/details/137194349
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本文讨论了Verilog语言中reg和wire的区别，参数定义的localparam与define的差异，以及在RTL设计中的if-else和case选择。还涉及如何用Verilog实现D触发器以及task和function的对比。
摘要由CSDN通过智能技术生成

reg和wire的区别，reg定义的变量一定是寄存器吗？

parameter 和 define ，local parame 的区别？

你在RTL中怎么选用if-else和case？

怎么写verilog能综合成D触发器，如果verilog里加了一句if (a) q <= D会综合出什么东西；

task和function区别？

数字航海士
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