【verilog】dual_port_ram

dual_port_ram
代码大大小小还是都手撕一遍吧

//dual_port_ram
module dual_port_ram#(
	parameter WIDTH = 8,
	parameter DEPTH = 16 )(
	input wclk,
	input wenc,//写信号
	input [WIDTH-1 : 0] w_data,
	input [$log2(DEPTH)-1 : 0] w_addr,

	input rclk,
	input renc,
	input reg [$log2(DEPTH)-1 : 0] r_addr,
	output reg [WIDTH-1 : 0] r_data
	);

 reg [WIDTH-1 : 0] RAM_MEM [0 : DEPTH-1];//此存储的名字是RAM_MEM，前面是位宽，后面是深度

//写数据
always@(posedge wclk)begin
	if(wenc)
		RAM_MEM[w_addr] <= w_data;
end

//读数据
always@(posedge rclk)begin
	if(renc)
		r_data <= RAM_MEM[r_addr];
end

endmodule

如果加上异步复位信号，可以加上rst_n信号，复位时初始化RAM_MEM

integer i;
    for(i=0; i <DEPTH ; i = i + 1) begin
        RAM_MEM[i] = 8'h00;
    end