1 数电的重要性
2 Verilog&C
Verilog形式上和C类似,但是不要类比学习,Verilog是并行的,C是顺序执行,思想上根本不一样:这也是学Verilog最需要克服的。
不能用混!否则BUG难找!
这里面提到过了,可以去看看: 看2.2.
3if、case规范
if、case必须写全,不然会产生latch(电平触发的一个锁存器,会影响整个电路的时序分析,应避免)
if必须带else
case必须带default
4 状态机
尽量强制自己用三段式:不容易错,容易改