安路IP核仿真：testbench中加入glbl

最新推荐文章于 2024-03-26 21:38:01 发布
最新推荐文章于 2024-03-26 21:38:01 发布
阅读量2.3k 收藏 22
点赞数 6
分类专栏： 安路Anlogic&TD modelsim 文章标签： fpga开发
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/weixin_51944426/article/details/125151372
版权

项目场景&问题描述：

对TD的FIFO IP核进行仿真时，参照了这位大佬的 把TD的仿真库导入modelsim的文章
但是
无论怎么输入信号（图中的FIFOrd_en、FIFOwd_en、sys_clk、DATA等）
输出信号始终为高阻态Hizzzzzzzzzzzzzzzzz （图中的FIFOdata、FIFOempty、FIFOfull）

其他IP核也是。。。。。。。。。。。。。。。。。
这不是手写FIFO能解决的事。。。

在这里插入图片描述

原因分析：

modelsim的具体报错

当编译在这里插入图片描述
的时候，能start simulation

但是其实只应该加入FIFO_sim.v，这时候start simulation的报错如下

在这里插入图片描述

解决方案：

testbench需要调用glbl ！！！！！！！！！！！！！！！！！！！！

//glbl Instantiate
glbl glbl();

见 文章的testbench的17行
在这里插入图片描述

另外一些细节：

1.最好把这个库一起导入EG4_ver，具体见文章

基于FPGA的DDS在Modelsim与TD的联合仿真（三）

在这里插入图片描述

2.仿真的时候不用你的IP核的.v文件了，用_sim.v即可

比如我就用FIFO_sim.v而非是FIFO.v了
在这里插入图片描述

班花i
关注
  • 6
    点赞
  • 踩
  • 22
    收藏
    觉得还不错? 一键收藏
  • 1
    评论
专栏目录
第七课 IP核之RAM
java13p的博客
09-21 218
CLKA：RAM 端口 A 的时钟信号。但也可以被配置成伪双端口 RAM（Simple Dual-Port ram，SDP）（有两个 端口，但是其中一个只能读，另一个只能写）或单端口 RAM（只有一个端口，读/写只能通过这一个端口来 进行）。二 实验任务：本节实验任务是使用 Xilinx BMG IP 核，配置成一个单端口的 RAM，然后对 RAM 进行读写操作，通 过在 Vivado 自带的仿真器中观察波形是否正确，最后将设计下载到启明星 Zynq 开发板中，并使用 ILA 对 其进行在线调试观察。
仿真时testbench风格导致的竞争现象
08-04
近期需要用到一段移位寄存器的程序，却在行为仿真时出现问题，代码如下（一个4位移位寄存器）： module sr4( input clk , input en , ...testbench（1）的仿真代码： module sr4_tb; reg clk; re
如何使用安路TD与Modelsim进行联合仿真？
最新发布
qq_17313923的博客
03-26 1038
1）安装安路FPGA开发软件；（本次实验使用版本：TD_5.6.3_Release）2）安装Modelsim仿真软件；（本次实验使用版本：Modelsim SE-64 10.1c）3）FPGA开发板；（本次实验使用型号：EG4X20BG256）4）LED点灯例程；
安陆TD使用问题记录2---使用modelsim联合仿真
weixin_41155462的博客
10-09 730
安陆FPGA使用仿真遇到问题总结
使用IP核自带Testbench进行仿真
qq_33155311的博客
08-08 1184
Vivado中IP Catalog内的大多数IP核都提供了一个TestBench，用于单独仿真该IP核。在设计中可以使用这个TestBench来仿真测试IP核的功...
第7节 国产安路FPGA工程仿真方法介绍
qq_42189951的博客
09-09 2636
本节主要讲述安路官方IP核创建和例化方法，搭建安路FPGA工程仿真平台，关于modelsim的安装方法在本专题就不再详细讲述了，感兴趣的读者可以通过其他方式进行学习了解。modelsim10.6的安装包我提供给大家，可以自行下载。下一小节主要讲述按键消抖应用实例控制原理讲解。modelsim 10.6安装包百度云链接链接：https://pan.baidu.com/s/1KSiutdDgJaCPGFBjMyX3Cg提取码：39c5。
【安路FPGA】联合modelsim仿真
weixin_55085098的博客
04-21 1538
选择compile，把这三个库全部例化，其实也可以先把库添加到安装目录下，但是我的一直有问题，就先新建库然后再把库文件考进去。重点来啦，然后在modelsim根目录下ini文件夹，添加这三个库路径，ini文件需要先去掉只读属性 这里一定要用。TD库文件al与common是必须要添加的两个库，我的芯片是ph1系列所以添加ph1。保存恢复只读属性，然后新建仿真工程，把要仿真文件拷到工程里，仿真工程放到代码目录也行。在去到这个路径会发现多了三个文件夹，在TD安装路径下把这些库文件拷到这些文件夹下。
解决调用rom ip核时modelsim仿真波形一直为零
qq_44956862的博客
07-14 3248
之前调用rom ip核，在modelsim中仿真波形一直为零，即modelsim无法读出rom文件数据（将mif文件数据加载进去之后）。 几个容易错的点： 1、在进行rom ip核设置时，第一个文件夹的名称，即rom ip核的名称一定要和顶层模块中例化的名称一致，而ip核的例化文件.inst.v里的端口名称实际上是不用改的。 测试程序中，顶层模块.v文件中对ip核的例化程序：（名称为rom_256x8b） 在设置中 （.v 不要忘记！！） 没按要求设置编译就会出错！ 2、ip核设置完后会生成.inst
上海安路科技的PH1系列FPGA的内部BRAM资源介绍
呓语煮酒的博客
05-06 5012
上海安路科技的PH1系列的内部BRAM资源介绍 1，PH1 系列 FPGA 底层由 I/O、PLL、ERAM、DSP、PLB、PMB、SERDES、PCIE、CONFIG 等模块 构成，具体 PH1A100 器件结构如图 2-1 所示： 2，嵌入式存储器模块（ERAM） PH1 系列 FPGA，每个 ERAM SLICE 包含两个独立的 ERAM20K 以及一个 FIFO 控制器。具体架构 框图如图 2-2- 1 所示，每个 ERAM SLICE 可以实现： 2 个 ERAM20K 1 个 FIFO20K
数字计数器+Verilog代码+仿真testbench
11-08
数字计数器+Verilog代码+仿真testbench+word版本+课程设计+实验
CANBUS总线IP核Verilog源码及Testbench测试激励源码.rar
05-11
CANBUS总线IP核Verilog源码及Testbench测试激励源码： module can_top ( `ifdef CAN_WISHBONE_IF wb_clk_i, wb_rst_i, wb_dat_i, wb_dat_o, wb_cyc_i, wb_stb_i, wb_we_i, wb_adr_i, wb_ack_o, `else ...
数字系统设计：Testbench设计.ppt
06-26
数字系统设计：Testbench设计.ppt
Verilog Test Bench仿真.ppt
05-25
Verilog Test Bench仿真讲解，真心浅显易懂，希望大家喜欢。谢谢
Verilog功能模块——标准FIFO转FWFT FIFO
徐大康的博客
09-21 934
我使用FWFT FIFO作为读端口的接口，但是在使用安路的EG4系列FPGA时，开发工具TD（TangDanasty）只提供了标准FIFO，没有FWFT FIFO选项。为了解决这个问题，我设计了一个名为standardFIFO2FWFTFIFO.v的模块，可以将标准FIFO的读端口转换为FWFT FIFO的读端口，以确保模块逻辑正常工作。
安陆EGS20 SDRAM仿真
weixin_41155462的博客
04-27 2067
从SDRAM读出的数据，Sdr_rd_dout会比Sdr_rd_en延迟一个时钟，因此写入FIFO的写请求信号应该是Sdr_rd_en延迟一个时钟后的。（与后面的上版调试结果不同，上板调试Sdr_rd_dout和Sdr_rd_en是同时给出的。b)从SDRAM读出数据SDR_DQ，sdr_as_ram传输实际可看到的读使能sdram_rd_en和数据Sdr_rd_out。//*******************安陆SDRAM例化************************//2）FIFO的读写时序；
基于FPGA的DDS在Modelsim与TD的联合仿真（三）
weixin_44535413的博客
07-09 3763
提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档 文章目录前言一、前期准备二、使用步骤1.在已经建立的工程wave_produce2.读入数据总结 前言 TD 支持用户使用第三方工具（如 Synopsys VCS、 Mentor Graphics Modelsim 等） 来进行功能验证和时序验证。仿真包括功能仿真和时序仿真，功能仿真又叫逻辑仿真，是指在不考虑器件延时和布线延时的理想情况下对源代码进行逻辑功能的验证;而时序仿真是在布局布线后进行，它与特定的器件有关，又包含了
DDS详解——以安路PH1A90实现为例
zhangfan2256的博客
07-14 775
MCU在发起一次通信时，先传给FPGA一个0x5A的开始字节，然后是要写入的寄存器的一个8位地址，然后是要写入的4字节数据，低位字节先传输。最重要的是，板上有单电源转双电源的电路，FPGA只需要给子板5V供电即可，十分人性化，极大满足了当代大学生的电赛需求。相位如果增加了2PI，就是过了一个周期，而增量的大小，就对应了周期的大小，也就对应了频率的大小。但是我不想用这么low的办法，我想用的是DDR的512MByte深度，有点好高骛远，因此到现在为止暂时还没实现，还请等待一下吧，哈哈（悲伤的笑脸）。
安陆FPGA踩坑填坑记录（梦里呓语回忆录）
呓语煮酒的博客
06-08 5143
梦里呓语回忆录
cordic ip核 sin/cos testbench测试
07-18
### 回答1： Cordic IP核是一种用于计算正弦和余弦函数的数学运算IP核。在进行Cordic IP核的sin/cos测试之前，我们需要编写一个测试台（testbench）来进行测试。 测试台的设计目标是在输入一组角度值后，计算出对应的正弦和余弦值，并与预期值进行对比，以确保Cordic IP核的功能正确性。 首先，我们需要确定测试的角度值范围。我们可以选择一个角度的正弦和余弦值是已知的，并以这个角度为中心，测试一定范围内的角度值。例如，我们可以选择0°到360°之间的某个角度值进行测试。 测试台的流程如下： 1. 定义输入信号和预期输出信号。 2. 将输入信号传递给Cordic IP核，并接收其计算得到的结果。 3. 将Cordic IP核计算的结果与预期输出进行对比，检查它们之间的误差是否在可接受范围内。 4. 如果误差在可接受范围内，则测试通过，输出测试结果。 5. 如果误差不在可接受范围内，则测试失败，输出测试结果。 在测试台中，我们可以通过生成随机角度值的方法，对Cordic IP核进行多组测试，以覆盖更广泛的角度范围。 测试台设计中需要考虑的几个重要因素包括输入输出数据的精度、测试角度的覆盖范围和测试结果的判定标准。通过合理设置这些参数，我们可以编写一个有效的Cordic IP核sin/cos测试台，以确保IP核的正确性。 ### 回答2： Cordic IP核是一种用于计算三角函数的硬件核心，通过使用迭代方法来实现高效的计算。为了测试Cordic IP核的sin/cos功能，我们可以编写一个Testbench。 Testbench的目的是验证Cordic IP核的输出结果是否正确。在Testbench中，我们首先需要生成一系列的输入值作为测试用例，这些输入值可以按照一定的步长递增或随机生成。然后，将这些输入值送入Cordic IP核进行计算，得到对应的sin和cos值。 接下来，我们需要知道这些测试用例的预期输出值。我们可以使用软件或数学库函数计算标准的sin和cos值作为参考。然后，将Cordic IP核的输出结果与预期输出值进行比较。如果两者非常接近，即可认为Cordic IP核的sin/cos功能正确。 在Testbench中，我们可以使用assert语句对比Cordic IP核的输出结果和预期输出值。如果两者不匹配，assert语句会给出错误提示。此外，我们还可以输出测试结果是否通过的信息，以便于判断Cordic IP核的性能和准确性。 最后，在Testbench中我们还可以记录测试的运行时间以及任何其他有用的信息，以便于分析和评估Cordic IP核的性能。 总结起来，通过编写一个完善的Testbench，我们可以对Cordic IP核的sin/cos功能进行全面的测试和评估，确保其在实际应用中的正确性和可靠性。 ### 回答3： Cordic是一种数字算法，通常用于计算三角函数（如sin和cos函数）。Cordic IP核是一种可以在FPGA中实现Cordic算法的IP核。 进行Cordic IP核的sin/cos测试需要编写一个测试平台，也就是所谓的testbench。测试平台主要用于验证Cordic IP核的正确性和性能。 测试平台的第一步是生成输入信号，即角度（或弧度）的值。可以使用随机数生成器来生成不同的角度输入。然后将这些角度值提供给Cordic IP核进行计算。 下一步是为Cordic IP核建立期望输出。可以使用系统级建模（System-Level Modeling）来计算期望的sin和cos值。使用已知的数学公式，将输入的角度值代入，计算出对应的sin和cos值。 然后，将输入信号提供给Cordic IP核，将计算结果与期望输出进行比较。可以使用assert语句来进行比较。如果计算结果与期望输出相差很小，可以认为测试通过。否则，可能需要检查IP核的实现是否存在问题。 在测试过程中，还可以记录每个输入角度和对应的计算结果，以便后续分析和调试。可以将这些记录在一个文件中，或者将其显示在仿真工具的波形窗口中。 测试完所有的输入角度后，可以进行一些统计分析，如计算平均误差、最大误差等。这些分析可以用于评估Cordic IP核的性能和准确性。 总之，Cordic IP核的sin/cos测试需要编写一个测试平台，生成输入信号，计算期望输出，并将计算结果与期望输出进行比较。通过分析比较结果，可以评估IP核的性能和准确性。

“相关推荐”对你有帮助么？

  • 非常没帮助
  • 没帮助
  • 一般
  • 有帮助
  • 非常有帮助
提交
评论 1
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值