parameter 很简单通常表示定义一个参数,详细举例如下:
module test(
input a,
input[3:0] b,
output[2:0] c
);
parameter MSB =3;
parameter LSB = 0;
此时b[3:0]就可以表示成b [MSB:LSB];
非常简单
endmodule
其中parameter也可以作为参数,举例:
module test #(parameter MSB =3,LSB =0)
(
input a,
input[3:0] b,
output[2:0] c
);
endmodule
将test进行实例化的时候,可以对parameter类型的参数进行重写,举例
test #(.MSB(8),.LSB(3)) case0 (.a(a0),.b(b0),.c(c0));
此时实例化的时候就将MSB从原来的3变成了8,LSB从原来的0变成了3
很简单
15.Verilog中的parameter关键字
最新推荐文章于 2024-08-20 09:35:40 发布