Verilog语言基础1

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1、Verilog中的模块结构

Verilog模块完全定义在module与endmodule关键字之间

每个模块包括四个主要部分：模块声明、端口定义、数据类型说明和逻辑功能描述

1、模块声明

module 模块名(端口1，端口2...);

2、端口定义

input 端口1，端口2，端口3...; //输入端口
output 端口1，端口2，端口3...; //输出端口
inout 端口1，端口2，端口3...; //双向端口

3、数据类型说明

如上文的reg或wire等

4、逻辑功能描述

1、用assign持续复制语句定义

2、用always过程块定义

3、调用元件

（具体后面会有讲解

2、标识符与关键字

标识符（identifier）可以是任意一组字母、数字、$ 符号和 _(下划线)符号的合，但标识符的第一个字符必须是字母或者下划线，不能以数字或者美元符开始。

另外，标识符是区分大小写的。

关键字是 Verilog 中预留的用于定义语言结构的特殊标识符。

Verilog 中关键字全部为小写。

3、Verilog 数值表示

数值种类

Verilog HDL 有下列四种基本的值来表示硬件电路中的电平逻辑：

• 0：逻辑 0 或 "假"
• 1：逻辑 1 或 "真"
• x 或 X：未知
• z 或 Z：高阻

x 意味着信号数值的不确定，即在实际电路里，信号可能为 1，也可能为 0。

z 意味着信号处于高阻状态，常见于信号没有驱动时的逻辑结果。例如一个 pad 的 input 呈现高阻状态时，其逻辑值和上下拉的状态有关系。上拉则逻辑值为 1，下拉则为 0 。

字符串表示方法

字符串是由双引号包起来的字符队列。字符串不能多行书写，即字符串中不能包含回车符。Verilog 将字符串当做一系列的单字节 ASCII 字符队列。例如，为存储字符串 "www.runoob.com", 需要 14*8bit 的存储单元。

3、Verilog数据类型

Verilog 最常用的 2 种数据类型就是线网（wire）与寄存器（reg），其余类型可以理解为这两种数据类型的扩展或辅助。

线网（wire）

wire 类型表示硬件单元之间的物理连线，由其连接的器件输出端连续驱动。如果没有驱动元件连接到 wire 型变量，缺省值一般为 "Z"。

寄存器（reg）

寄存器（reg）用来表示存储单元，它会保持数据原有的值，直到被改写。

例如在 always 块中，寄存器可能被综合成边沿触发器，在组合逻辑中可能被综合成 wire 型变量。寄存器不需要驱动源，也不一定需要时钟信号。在仿真时，寄存器的值可在任意时刻通过赋值操作进行改写。例如：

向量

当位宽大于 1 时，wire 或 reg 即可声明为向量的形式。例如：

Verillog 还支持指定 bit 位后固定位宽的向量域选择访问。

• [bit+: width] : 从起始 bit 位开始递增，位宽为 width。
• [bit-: width] : 从起始 bit 位开始递减，位宽为 width。

 

 如上图，这是等效的

整数，实数，时间寄存器变量

这三种都是寄存器类型

整数（integer）

整数类型用关键字 integer 来声明。声明时不用指明位宽，位宽和编译器有关，一般为32 bit。reg 型变量为无符号数，而 integer 型变量为有符号数。

实数（real）

实数用关键字 real 来声明，可用十进制或科学计数法来表示。实数声明不能带有范围，默认值为 0。

注意❗️如果将一个实数赋值给一个整数，则只有实数的整数部分会赋值给整数。

时间（time）

Verilog 使用特殊的时间寄存器 time 型变量，对仿真时间进行保存。其宽度一般为 64 bit，通过调用系统函数 $time 获取当前仿真时间。

数组

在 Verilog 中允许声明 reg, wire, integer, time, real 及其向量类型的数组。

数组维数没有限制。线网数组也可以用于连接实例模块的端口

注意❗️这块千万不要和向量搞混

放在变量后的是数组，声明关键字后的是位宽

 赋值操作举例

存储器

存储器变量就是一种寄存器数组，可用来描述 RAM 或 ROM 的行为。例如：

参数

参数用来表示常量，用关键字 parameter 声明，只能赋值一次。

局部参数用 localparam 来声明，其作用和用法与 parameter 相同，区别在于它的值不能被改变。所以当参数只在本模块中调用时，可用 localparam 来说明。

字符串

字符串保存在 reg 类型的变量中，每个字符占用一个字节（8bit）。因此寄存器变量的宽度应该足够大，以保证不会溢出。

例如，为存储字符串 "run.runoob.com", 需要 14*8bit 的存储单元： 

4、Verilog操作符

其他操作符大家应该都学过，这里就不多赘述

归约操作符

归约操作符包括：归约与（&），归约与非（~&），归约或（|），归约或非（~|），归约异或（^），归约同或（~^）。

归约操作符只有一个操作数，它对这个向量操作数逐位进行操作，最终产生一个 1bit 结果。

A = 4'b1010 ;
&A ;      //结果为 1 & 0 & 1 & 0 = 1'b0，可用来判断变量A是否全1
~|A ;     //结果为 ~(1 | 0 | 1 | 0) = 1'b0, 可用来判断变量A是否为全0
^A ;      //结果为 1 ^ 0 ^ 1 ^ 0 = 1'b0

移位操作符

移位操作符包括左移（<<），右移（>>），算术左移（<<<），算术右移（>>>）。

算数移位和逻辑移位大家也都在csapp看过，这里就不多赘述

拼接操作符

拼接操作符用大括号 {，} 来表示，用于将多个操作数（向量）拼接成新的操作数（向量），信号间用逗号隔开。

拼接符操作数必须指定位宽，常数的话也需要指定位宽。例如：

5、Verilog 编译指令

以反引号 ` 开始的某些标识符是 Verilog 系统编译指令。

define, `undef

在编译阶段，`define 用于文本替换，类似于 C 语言中的 #define。

一旦 `define 指令被编译，其在整个编译过程中都会有效。例如，在一个文件中定义：

`define  DATA_DW  32

 则在另一个文件中也可以直接使用 DATA_DW

 `undef 用来取消之前的宏定义：

`undef DATA_DW

条件编译指令。例如下面的例子中，如果定义了 MCU51，则使用第一种参数说明；如果没有定义 MCU、定义了 WINDOW，则使用第二种参数说明；如果 2 个都没有定义，则使用第三种参数说明。

 

`include

使用 `include 可以在编译时将一个 Verilog 文件内嵌到另一个 Verilog 文件中，作用类似于 C 语言中的 #include 结构。该指令通常用于将全局或公用的头文件包含在设计文件里。

文件路径既可以使用相对路径，也可以使用绝对路径

`timescale

在 Verilog 模型中，时延有具体的单位时间表述，并用 `timescale 编译指令将时间单位与实际时间相关联。

该指令用于定义时延、仿真的单位和精度，格式为：

`timescale      time_unit / time_precision

time_unit 表示时间单位，time_precision 表示时间精度，它们均是由数字以及单位 s（秒），ms（毫秒），us（微妙），ns（纳秒），ps（皮秒）和 fs（飞秒）组成

​​​​​​​

在编译过程中，`timescale 指令会影响后面所有模块中的时延值，直至遇到另一个 `timescale 指令或 `resetall 指令。

由于在 Verilog 中没有默认的 `timescale，如果没有指定 `timescale，Verilog 模块就有会继承前面编译模块的 `timescale 参数。有可能导致设计出错。

如果一个设计中的多个模块都带有 `timescale 时，模拟器总是定位在所有模块的最小时延精度上，并且所有时延都相应地换算为最小时延精度，时延单位并不受影响。

6、Verilog HDL行为语句

6.1过程语句

6.1.1 always过程语句

1、敏感信号表达

只要in1或者in2中有任何一个改变则会触发always

 或者always也可以改成

always @ (in1，in2)

或者

always @ (*) //表示过程语句中所有输入信号变量

2、组合电路与时序电路

电平敏感型-->组合电路（加法器等）

边沿敏感型-->时序电路（时钟信号）

posedge（上升沿）、negedge（下降沿）来描述时钟信号

6.1.2 initial过程语句

不带触发条件，用于赋值