Verilog HDL描述方法

1.结构描述方式（门级描述方式）
实例引用低层次模块的方法，即调用其他已定义过的层次较低的子模块对整个电路的结构进行描述，或者直接第哦啊用Verilog内部预先定义的基本门级电路元件描述电路的结构。仅使用基本门级元件描述电路功能。

2.数据流描述方式
使用连续赋值语句（assign）对电路的逻辑功能进行描述。特别便于对于组合逻辑电路建模。

3.行为描述方式
使用过程块语句结构（包括initial结构和always结构两种）和比较抽象的高级程序语句对电路的逻辑功能进行描述。侧重于模块的逻辑功能，不涉及实现该模块的详细硬件电路结构
module mux2_ 1_ _ex1(P0,P1,S,F);
. input PO,P1,S;
output F;
. reg F;
. always@(P0 or P1 or S)
Begin
if(S==1’b0) F<=P0;
else F<=P1;
end
endmodule
这些模块是用来描述电路逻辑功能的，故将这些模块称为设计块。

以ModeSim软件为例，为测试设计块，在测试设计块的时候还需要准备一个激励块，对不同描述方式，只要他们描述同一电路，那么他们的激励块通用。不同电路需重新设计新激励块。

在ModeSim中输入设计块和激励块源文件存放同意文件夹，软件新建工程添加已存在源文件，编译，逻辑仿真。得如下波形图