ARRIA 10 PLL 失锁的问题

郁闷了好些天了。以前都是用cyclone系列的芯片做设计，从cycloneg一代到5代都用过。最近要做个250Mps\16位的采集卡，要求FPGA的IO速度要在250M以上，所以就选用了10AX016C3这款ARRIA10系列芯片。参考intel开发板的原理图把硬件做出来了，供电、FPGA程序加载，都没有什么问题。板上有３大部分，一是１G的SFP光模块，光模块的收发差分数据线直接进FPGA（Tansceiver接口）；二是设计了１GB的DDR３（已经调试完成）；3是AD芯片，250M的LVDS DDR 输入，这个速度FPGA能否支持要实际评估。我首先选择调试光口，把通信调通后方便调试后面的接口。把intel文档“Intel® Arria® 10 Transceiver PHY
User Guide”看了又看，在quartus里生成了IP实例后运行，发现rx_parrallel_data[7..0]输出总是BC，B5，42，00这个数据循环，rx_clkout正常输出125M时钟，即使向过光收发器向FPGA的外接SFP发向数据，rx_parrallel_data总线上的数据还是那几个数据在循环。新建了一个transceiver ATX PLL实例，接入125M时钟后PLL总是失锁，即PLL_LOCKED输出总是低电平，把外部时钟源更换了，从FPGA内部给参考时钟，PLL还是失锁，PLL_LOCKED输出总是为0（通过signaltap)，PLL_CAL_BUSY总是为1，个人感觉可能的问题是：1，时钟源不正确，2，这个FPGA不支持这种PLL，好像没有道理；３，电源有问题？我反复核对应该没有什么问题啊。