数字电路第四次实验

1.新建文件夹命名fulladd
2新建一个工程，点击输入框，输入代码
module fulladd(sum,c_cut,a,b,c_in);
output sum,c_cut;
input a,b,c_in;

wire s1,c1,c2;

xor (s1,a,b);
and (c1,a,b);
xor (sum,s1,c_in);
and (c2,s1,c_in);
or (c_out,c2,c1);

endmodule
module test;
wire sum,c_out;
reg a,b,c_in;
fulladd fadd(sum,c_out,a,b,c_in);

initial
begin
a=0;b=0;c_in=0;
#10 a=0;b=0;c_in=1;
#10 a=0;b=1;c_in=1;
#10 a=0;b=1;c_in=1;
#10 a=1;b=0;c_in=0;
#10 a=1;b=0;c_in=1;
#10 a=1;b=1;c_in=0;
#10 a=1;b=1;c_in=1;
#10 $stop;
end
endmodule

3.点击运行按钮，开始运行检查错
4.全部正确后，改变仿真途径为modelsim开始进行联合仿真
5.改变波长数值导出结果