VHDL中的delta cycle

       Delta cycle，也被称为增量周期，最早可追溯于1971年，VHDL从CONLAN BCL时间模型中采取了增量周期这一概念，而在CONLAN BCL时间模型中将其称为步进。Delta cycle对VHDL仿真波形过程有着重要影响，是VHDL仿真信号波形形成过程重要的一环。如果我们在设计与仿真VHDL波形过程中没有得到想要的结果，或许通过了解delta cycle的基本原理能够有一定的启发作用，让我们更加清楚VHDL是如何在仿真过程中处理一系列的波形事件。

1. Delta cycle 原理与组成阶段

       在VHDL仿真过程中，一些波形信号会在少于单位时间（比如纳秒级）以内发生不确定性的变化，而通过量化时间我们可以在以增量周期（delta cycle）为额外的时刻来描述这些细微变化。这也是delta cycle能够更加清晰有逻辑地展示VHDL波形仿真变化过程的原因。这也同样可以用来解释一些“近似平行”VHDL指令运行过程。

       每个delta cycle都包含两个阶段: 过程评估阶段（Process evaluation phase）和信号更新阶段（Signal update phase）。由于VHDL仿真运行是根据Process中内容进行操作，而Process中的敏感列表信号是用来触发进程（Process）运行的条件，一旦其发生变化都会触发进程（Process）运行，从而使整个仿真执行直到信号稳定仿真停止。因此在第一阶段中，主要就是触发进程执行直到下一个停止信号（如进程结束end command，wait语句或者等待下一次敏感列表的触发）。这一阶段会执行所有在进程中的语句但不包括信号幅值（Signal allocation），该赋值会在下一阶段执行。

       在第二阶段中，会执行进程中的信号赋值（Signal allocation），同时这一过程会根据敏感列表是否被触发而进行多次执行（进程被触发多次执行,则会重复第一阶段），直到所有信号都处于稳定状态。下图展示了delta cycle俩阶段的构成图，以及我们用于分析实