EDA（Quartus II）——数码显示译码器设计

目录

实验目的：

预习要求：

实验讲解与练习：

1、4选1的多路选择器源程序：

2、语法知识：

实验内容：数码显示译码器设计

7段数码显示译码器源程序：

7段数码显示译码器仿真波形：

7段数码显示译码器硬件验证：

实验总结

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实验目的：

1、熟悉QuartusⅡ软件的使用方法，掌握EDA流程；

2、掌握基本组合逻辑电路的设计方法；

3、学会数码显示译码器设计，为复杂的数字系统设计打基础。

预习要求：

1、掌握FPGA的EDA设计流程（文本输入）；

2、掌握VerilogHDL程序基本结构，always@过程语句、case语句的使用；

3、掌握数码显示译码器的设计原理。

实验讲解与练习：

1、4选1的多路选择器源程序：

module mux41_a(a,b,c,d,s0,s1,y);
input a,b,c,d,s0,s1;
 
output y;
reg y;
always@ (*)
begin                                        
	case ({s0,s1})
	2'b00:y<=a;
	2'b01:y<=b;
	2'b10:y<=c;
	2'b11:y<=d;
	default y<=a;
	endcase 
	
end 
endmodule

图1 4选1多路选择器仿真波形（1）

图2 4选1多路选择器仿真波形（2）

 

2、语法知识：

（1）VerilogHDL程序基本结构：

以Verilog语言的关键词module_endmodule引导的程序结构，可以完整地表达一个电路模块，或一片专用集成电路ASIC的端口结构和功能，即无论是一片74LS138还是一片CPU，都必须包含在模块描述语句module_endmodule中。

标识符：给对象（如模块名、电路的输入与输出端口、变量等）取名所用的字符串。取名时只能包含英文字母、数字、下划线和$这四种符号；注意必须以英文字母或下划线开始。如，clk、counter8、_net、bus_A 。标识符是分大小写的，即系统对大小写敏感。

建议程序的文件名应尽量与该程序的模块名一致（对于QuartusII，必须满足这一规定），文件命名时对大小写敏感，文件名不应该用中文或数字来命名，Verilog程序必须存入文件夹（要求非中文文件夹名），不要存在根目录