FPGA开发——开发流程的介绍

一、概述

在我们进行FPGA的开发时，虽然能够正常进行开发和设计，单单往往会忽略一些相关的理论。这里我们来讲一下FPGA开发中的设计流程进行一个概述。

二、理论

1、基本组成成分

 

2、相关解释

需求分析：

        需求分析是指通过一系列的方法和技巧，如访谈、问卷调查、需求研讨会等，收集、分析、整理用户或客户对项目或产品的期望和要求，最终形成详细、明确、可验证的需求规格说明书（Requirement Specification）或用户故事（User Stories）等文档的过程。

       用我们自己的话来说，就是对我们想要设计的项目进行一个总体分析，以便于后续项目的开发。其中就包括，避免误解、控制成本、提高质量、规划进度等。

器件选型、系统框架构建：

        器件选型是硬件设计的基础，它直接影响到产品的性能、成本、可靠性以及后续的生产和维护。系统框架构建是硬件设计的核心，它决定了系统的整体结构和功能实现方式。其中就包括了自顶向下方法、自底向上方法、面向对象方法、事件驱动方法、服务导向方法。

设计文本输入：

        这里的设计输入其实就是我们在进行代码编写和原理图设计等过程，其中文书输入的方法包括三种：原理图输入、硬件描述语言输入、IP核输入。

功能仿真：

        就是我们常说的RTL仿真，是指在理想状态对于设计实现的功能进行一个验证；将描述变为RTL级行为。

分析综合：

        是对于代码的基本语法进行一个错误检查，并将RTL级行为变为基本的门极电路。

布局布线：

        是对于器件的引脚配置等极性一个检查，并且将门极电路转换转变为具体的物理电路。便于后续的下板验证。

时序仿真：

        FPGA时序仿真是在设计实现并经过布局布线后，使用布局布线后器件给出的模块和连线的延时信息，对电路的行为进行实际地估价。它的主要目的是验证电路在加入线延迟信息后，是否仍然能够满足设计构想，确保设计的正确性和可靠性。

时序分析、时序约束：（在进行大规模项目时才采用，一般设计可以不用进行着两个操作）

        时序分析是检查设计中所有触发器（D触发器）是否能够正常工作的过程，即检查触发器的同步端口（数据输入端口）的变化是否满足建立时间（Setup Time）和保持时间（Hold Time）的要求，以及异步端口（如异步复位端口）的变化是否满足恢复时间（Recovery Time）和移除时间（Removal Time）的要求。

        时序约束是设计者根据实际的系统功能，通过约束文件（如Vivado中的.XDC文件）提出时序要求，以便FPGA编译工具能够根据这些要求进行布局布线和时序分析。

板级验证：

        FPGA板级验证是FPGA开发流程中的关键步骤之一，它涉及将设计下载到实际的FPGA板上，并在实际硬件环境中进行测试和验证。FPGA板级验证是通过在实际FPGA板上运行设计，以验证其功能、性能和时序的正确性。这一过程通常包括下载比特流文件（.bit文件）、配置FPGA板、搭建测试环境、运行测试向量以及分析结果等步骤。