基于DE2-115开发板的SystemVerilog流水灯程序

1.Verilog和SystemVerliog

Verilog 是 SystemVerilog 的前身： Verilog 是一种最早被广泛应用的硬件描述语言，它主要用于描述数字电路的结构和行为。而 SystemVerilog 是对 Verilog 的扩展和增强，添加了更多的特性和功能。

功能扩展： SystemVerilog 在 Verilog 的基础上添加了一些新的功能，比如对象导向编程、约束随机测试、接口和数据类型的扩展等，使得它更适用于复杂的硬件设计和验证任务。

面向对象： SystemVerilog 支持面向对象的编程范式，引入了类和对象的概念，可以更方便地描述复杂的硬件结构和行为。

约束随机测试： SystemVerilog 提供了更强大的约束随机测试功能，可以更方便地生成测试用例和进行功能验证。

接口和数据类型的增强： SystemVerilog 对 Verilog 中的接口和数据类型进行了增强，使得它们更加灵活和强大，能够更好地支持现代的硬件设计需求。

2.SystemVerliog基本语法

1. 模块（Module）： SystemVerilog 中的代码通常被组织在模块中，一个模块可以包含 combinational 和 sequential 逻辑以及其他子模块。

module MyModule(input clk, input rst, output reg data);
    always @(posedge clk or posedge rst)
        if (rst)
            data <= 1'b0;
        else
            data <= data + 1'b1;
endmodule

2. 数据类型（Data Types）： SystemVerilog 提供了丰富的数据类型，包括整数、实数、位向量、数组、结构体等。可以根据需求选择合适的数据类型。

// 位向量
logic [7:0] data;

// 整数
int count = 0;

// 数组
int my_array [0:9];

3. 变量赋值： SystemVerilog 中可以使用 = 或 <= 对变量进行赋值，其中 = 用于组合逻辑中的赋值，<= 用于时序逻辑中的赋值。

// 组合逻辑赋值
data = 8'b10101010;

// 时序逻辑赋值
always @(posedge clk)
    count <= count + 1;

4. 过程块（Procedural Blocks）： 使用 always、always_comb、always_latch、always_ff 等关键字来描述组合逻辑、时序逻辑以及触发器的行为。

always_ff @(posedge clk)
    if (reset)
        data <= 'h0;
    else
        data <= data + 1;

5. 条件语句： 使用 if-else、case 等关键字来实现条件判断和多路选择。

if (condition)
    statement;
else if (another_condition)
    another_statement;
else
    default_statement;

case (selector)
    2'b00: statement1;
    2'b01: statement2;
    default: default_statement;
endcase

以上是 SystemVerilog 的一些基本语法特点，这些特点使得 SystemVerilog 更加灵活和功能丰富，在硬件设计和验证过程中有着广泛的应用。

1. 实验目标

本实验旨在通过使用SystemVerilog重新设计和实现流水灯程序，并在DE2-115开发板上进行验证。同时，使用testbench进行仿真以确保设计的正确性。

2. 实验器材

• DE2-115开发板
• Quartus Prime开发软件
• ModelSim仿真软件

3. SystemVerilog代码

3.1 流水灯设计

systemverilog复制代码module led_shift (
    input logic clk,       // 时钟信号
    input logic rst_n,     // 复位信号（低有效）
    output logic [7:0] led // 8位LED输出
);

    logic [23:0] counter;  // 24位计数器，用于产生慢时钟信号

    // 计数器逻辑
    always_ff @(posedge clk or negedge rst_n) begin
        if (!rst_n)
            counter <= 24'd0;
        else
            counter <= counter + 1;
    end

    // LED流水灯逻辑
    always_ff @(posedge counter[23] or negedge rst_n) begin
        if (!rst_n)
            led <= 8'b0000_0001;
        else
            led <= {led[6:0], led[7]};
    end
endmodule

3.2 Testbench

systemverilog复制代码module tb_led_shift;
    logic clk;
    logic rst_n;
    logic [7:0] led;

    // 实例化待测试的流水灯模块
    led_shift uut (
        .clk(clk),
        .rst_n(rst_n),
        .led(led)
    );

    // 时钟信号生成
    initial begin
        clk = 0;
        forever #10 clk = ~clk; // 50MHz时钟周期为20ns
    end

    // 测试逻辑
    initial begin
        // 初始化信号
        rst_n = 0;
        #100;
        rst_n = 1;

        // 仿真运行一段时间后结束
        #1000000;
        $stop;
    end
endmodule

4. 实验步骤

1. 在Quartus Prime中创建新的SystemVerilog工程。
2. 编写流水灯设计代码和testbench代码。
3. 进行综合和实现。
4. 使用ModelSim进行仿真，验证设计正确性。
5. 将设计下载到DE2-115开发板，观察实际的流水灯效果。

5. 结论

通过本次实验，我们成功地使用SystemVerilog重新设计并实现了流水灯程序，并在DE2-115开发板上进行了验证。通过testbench仿真，我们确保了设计的正确性。本实验加深了我们对SystemVerilog语法和FPGA开发流程的理解。