集成电路基础工艺和版图设计测试

第一部分、填空题(共30分。每空2分)

  1. 当 NPN 晶体管的发射结和集电结都处于正偏时就会进入____状态。
  2. 在IC设计中经常用到的UNIX操作系统,其常用的Vi文本编辑器退出并保存的操作为        
  3. 由于其较小的方块电阻,发射区是唯一适合于制作较小电阻(0.5 ~ 100Ω)的区域。对于发射区电子可以忽略____
  4. 集成电路即“IC”,俗称芯片,按功能不同可分为       集成电路和     集成电路,按导电类型不同可分为        集成电路和        集成电路,前者频率特性好,但功耗较大,而且制作工艺复杂,不利于大规模集成;后者工作速度低,但是输入阻抗高、功耗小、制作工艺简单、易于大规模集成。
  5. 发射区电阻必须置于适合的隔离岛中,通常的做法是发射区电阻制作在基区扩散内,基区扩散又制作在一个____内。
  6. 集成电路设计分为全定制设计方法和半定制设计方法,其中全定制设计方法又分为基于               的设计方法,芯片利用率最低的是基于        的设计方法。

第二部分、不定项选择题(共45分。每题3分,多选,错选不得分,少选得1分)

【1-8题为单选题,9-20题为多选题】

1、若双极型晶体管发射区浓度为Ne,  基区浓度为 NB,  集电区浓度为 Nc,  为了获得较高的 电流增益,各区掺杂浓度之间的关系是(   )。

A、NE>NB>Nc            B、NB>Ng>Nc            C、Nc>NB>NE             D、NB>Nc>NE

2、肖特基二极管是一种开启电压很低的二极管,将它与普通晶体管BC 结并接所构成的肖 特基晶体管,可以( )晶体管的饱和深度,提高晶体管的开关速度。

A、降低            B、增加             C、消除               D、以上答案都不对

3、现代集成电路制作工艺有三个主要的工艺技术,下述工艺技术中,不是这三个主要工艺 技术的是(  )

A、掺杂技术        B、薄膜制作技术     C、图形转移技术       D、制版技术

4、集成电路设计分为线路图设计和版图设计,TANNER  线路图设计的流程为:先用S-EDIT 编辑电路图并输出( )文件,之后用T-SPICE 进行电路功能模拟分析。

A、SPICE              B、WAVE              C、SCHEME                D、SDB

5、对于逻辑功能为F=A ·B+C·D 的全CMOS与或非门,共需要4个NMOS管和( )PMOS 管。

A、6个           B、8 个          C、4 个            D、12个

6、为了确保集成电路的设计能够满足代工厂商的工艺要求,在完成版图设计之后,需要进 行(    )工作。

A.    DRC              B. LVS              C.、ERC              D、PEX

7、干法刻蚀和湿法刻蚀分别是(  )的。

A、各向同性和各向异性               B、各向异性和各向同性

C、各向同性和各向同性               D、各向异性和各向异性

8、集成电路按有源器件和工艺类型分类,可以分为:双极型集成电路、 MOS 集成电路和(  )集成电路。

A、CMOS              B、薄膜          C、厚膜          D、 双 极 与MOS  混合

9、通孔的作用是(      )

A、连接相邻的不同金属层  B、使跳线成为可能  C、连接第一层金属和有源区  D、连接第一层金属和衬底

10、减小晶体管尺寸可以有效提高数字集成电路的性能,其原因是(   )

A、寄生电容减小,增加开关速度      B、门延时和功耗乘积减小      C、高阶物理效应减少     D、门翻转电流减小

11、下面有关集成电路设计工具中,有关仿真器的描述中,正确的是(      )

A、可以对电路进行直流分析        B、可以对电路进行瞬时分析

C、瞬时分析只能分析电路中某结点 (node)电压随时间变化

D、瞬时分析可分析电路中某结点 (node)电压和电流随时间变化

12、有关全CMOS  二选一多路选择器的线路结构,下列叙述正确的是(   )。

A、由两个N 管和两个P 管组成                 B、由三个N 管和三个P 管组成

C、两个MOS 管构成一个CMOS  倒相器         D、四个MOS 管构成两个CMOS  传输门

13、以下内容哪些被包含在设计规则检查中?(    )

A、宽度规则  B、间距规则  C、时序约束  D、交叠规则

14、以下哪些做法有利于提高MOS晶体管的匹配度(      )。

A、采用相同的几何形状,摆放紧凑            B、采用比较小的有源区  

C、采用较大的过驱动电压来保持电压匹配      D、尽量将晶体管采用共质心版图

15、通常对一个电路的线路图和版图分别进行瞬时仿真时,得到同一 电路的两个瞬时波形, 下列有关这两个波形的描述中,正确的是(    )。

A、由于是同一个电路,线路图的瞬时波形与版图的瞬时波形应完全一致

B、尽管是同一个电路,线路图的瞬时波形与版图的瞬时波形不会完全一致

C、出现差别的原因是版图仿真时,通常考虑了电路的寄生电容和寄生电阻

D、一般情况下,版图的瞬时波形比线路图的瞬时波形好

16、属于PAD单元组成部分的是(   )。

A、ESD保护结构         B、绑定金属线所需的可靠连接区域  

C、与PAD功能相关的逻辑电路,如输入/输出缓冲        D、片上存储单元

17、集成电路芯片的可靠性分析,下述有关可靠性分析描述正确的是(   )。      

A、芯片可靠性分析应与时间无关,因为芯片应能恒久使用

B、可靠性分析应与规定条件有关       C、可靠性分析应与规定功能有关

D、可靠性分析应研究偶然性中包含的规律性

18、一般在版图设计中可能要对电源线等非常宽的金属线进行宽金属开槽,主要是抑制热效应对芯片的损害。下面哪些做法符合宽金属开槽的基本规则?(  )

A、开槽的拐角处呈45度角,减轻大电流密度导致的压力   B、把很宽的金属线分成几个宽度小于规则最小宽度的金属线

C、开槽的放置应该总是与电流的方向一致         D、在拐角、T型结构和电源PAD区域开槽之前要分析电流流向

19、湿法刻蚀是集成电路制造工艺中进行图形转移的一种方法,其主要特点是(      )。

A、反应产物必须是气体或溶于刻蚀剂的物质             B、湿法刻蚀是各向异性的

C、湿法刻蚀伴有放热过程                             D、湿法刻蚀伴有放气过程

20、以下哪些做法有利于提高MOS晶体管的匹配度(      )。

A、采用相同的几何形状,摆放紧凑  B、采用比较小的有源区  

C、采用较大的过驱动电压来保持电压匹配  D、尽量将晶体管采用共质心版图

第三部分、简答题(共15分。每题5分)

  1. 在版图设计中,有那些寄生效应,如何避免?

  1. 简述NMOS、PMOS、COMS的概念

  1. 什么是阈值电压?影响因素有哪些?

第四部分、分析题(共10分)

1、 从下图分析Latch up现象产生机理,并指出在版图设计中如何抑制该现象的产生。

 

如何抑制该现象的产生:

尽量减小Rn 和Rp 两个电阻的大小,在版图上表现为在电源和地线上尽量多打tub_ties的孔。

尽量拉大nmos管与pmos管的间距。

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集成电路前端和后端设计集成电路设计的两个重要阶段,它们共同构成了集成电路设计的完整流程。在这篇文章中,我们将详细介绍集成电路前端和后端设计的具体内容。 一、前端设计 前端设计集成电路设计的第一个阶段,它主要包括电路设计、逻辑设计、RTL设计、验证等工作。在前端设计阶段,设计师需要确定电路的功能和结构,并生成可综合的RTL代码。下面我们将详细介绍前端设计的几个具体环节: 1. 电路设计 电路设计是前端设计的第一步。在这个阶段,设计师需要根据电路的功能需求,确定电路的基本结构和元器件的选型。电路设计的过程中,设计师需要考虑电路的功耗、速度、可靠性等方面的要求。 2. 逻辑设计 逻辑设计是指将电路的功能需求转化为逻辑电路的过程。在逻辑设计的过程中,设计师需要确定电路的逻辑功能,选择适当的逻辑门电路,并进行逻辑连线的设计。 3. RTL设计 RTL设计是指将逻辑设计转化为可综合的RTL代码的过程。在RTL设计的过程中,设计师需要将逻辑电路转化为Verilog或VHDL等可综合的RTL代码,以便后续的综合和布局布线操作。 4. 验证 验证是指在前端设计的过程中,对电路的功能进行验证的过程。在验证的过程中,设计师需要编写测试代码,对电路的功能进行仿真和验证,以确保电路的功能符合设计要求。 二、后端设计 后端设计集成电路设计的第二个阶段,它主要包括综合、布局布线、时序分析、物理验证等工作。在后端设计阶段,设计师需要将RTL代码转化为门级网表,并进行布局布线、时序分析等操作,最终生成可制造的物理版图。下面我们将详细介绍后端设计的几个具体环节: 1. 综合 综合是指将RTL代码转化为门级网表的过程。在综合的过程中,设计师需要选择适当的综合工具,并进行优化和约束设置,以确保生成的门级网表符合电路的功能需求和时序约束。 2. 布局布线 布局布线是指将门级网表转化为可制造的物理版图的过程。在布局布线的过程中,设计师需要进行芯片的物理布局和连线设计,以达到最佳的功耗、速度和面积等综合性能。 3. 时序分析 时序分析是指对电路的时序进行分析和优化的过程。在时序分析的过程中,设计师需要进行时序约束的设置和时序分析,以确保电路的时序满足设计要求。 4. 物理验证 物理验证是指对物理版图进行验证和修改的过程。在物理验证的过程中,设计师需要进行电路的DRC、LVS等物理验证,以确保物理版图符合制造工艺要求和设计规范。 总之,集成电路前端和后端设计集成电路设计的两个重要阶段,它们共同构成了集成电路设计的完整流程。在整个设计过程中,设计师需要不断迭代和优化,以达到电路设计的最佳性能和效率。

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