并行储存器

3.5并行存储器

提高单个芯片的访问速度，可以选用更高走的生导体器件、或者改警在等

芯片技术

SDKAM

为了解决存储器与CPU速度不匹配问题，需要改进存储器与CPU之间的

连接方式，加速CPU和存储需之间的有效传销”例，采用并行技术的双口存储器甚至是技术等。DPR1.

结构技术

多口存储器，以及多体交叉存储器，都可以让CPU在一个周期中访问多个存储字。

系统结构技术 这是从整个存储系统的角度采用分层存储结构解决访问速度问题。例如，增加cache，采用虚拟存储器等。

本节讲授双端口存储器和多体交叉存储器，前者采用空间并行技术，后者采用时间并行技术。

3.5.1

双端口存储器存为中

挥，故以内存为中心的系统逐渐取代了以CPU为中心的结构。

同时访问。为了进一步扩展主存的信息交换能力，提出了多口存储器结构。

1.双端口存储器的逻辑结构

双增口存储器由于间一个存储器只有两红有五集了的包与控制电路面得名，由于进行并行的独立操作，因而是一种高速工作的存储器，在科研虫非常有用。

图3.22为双端口存储器IDT7133的逻辑框圈：这号存储容量为2K 字长16位的SRAM，它提供了两个相互独立的端口，即左和右端。它们分别具有各自的地址线(Ao~A10)、数据线(VO。～1/Os)和控制线(R/V、C、OE、BUSY)，因而可以对存储器中任何位置上的数据进行独立的存取操作。图中，字母符号下标中L表示左端口，R表示右端口，LB表示低位字节，UB表示高位字节。

事实上双端口存储器也可以由DRAM构成。

2.无冲突读写控制 当任

当两个端口的地址不相同时，在两个端口上进行读写操作，一定不会发生冲突。

一端口被选中驱动时，就可对整个存储器进行存取，每一个端口都有自己的片选控制(CE)和输出驱动控制(OE)。读操作时，端口的OE(低电平有效)打开输出驱动器，由存储矩阵读出的数据就出现在1/O线上。表3.7列出了无冲突的读写条件，表中符号1代表高电平，0为低电平，X为任意，Z为高阻态。

 

 有冲突的读写控制

当两个端口同时存取存储器同一存储单元，而且至少有一个端口为写操作时，便发生读写冲突。为解决此问题，特设置了BUSY标志。在这种情况下，片上的判断逻辑可以决定对哪个端口优先进行写操作，而对另一个被延迟的端口置BUSY标志(BUSY变为低电平)，即暂时关闭此端口。换句话说，写操作对BUSY变为低电平的端口是不起作用的。一旦优先端口完成写操作，才将被延迟端口的BUSY标志复位(BUSY变为高电平)，开放此端口，允许延迟端口进行写操作。

其比且在正之直直效，片上的解制要制在正，和的之同进行判离来远择端口 方式有以下两种。

CE判断)。

字，

白 如果CE在地址匹都之所安低，片上的控制逻辑在左、右地址回进行判断米选样帮 性地(地址有效判断)。 延迟端口的BUSY标志都将置位而关闭此端口，而当允许存 配给无论采用哪种判断方式，

取的端口完成操作时，延迟端口BUSy标志才进行复位而打开此端口。表3.8列出了左、右端口进行读写操作时的功能判断。 

 下面进行定量分析。设模块字长等于数据总线宽度，又假设模块存取一个字的存储用期为7，总线传送周期为T，存储器的交叉模块数为m，那么为了实现流水线方式存取，应当满足

T<mt (3.1)

即成块传送可按 间隔流水方式进行，也就是每经x时间延迟后启动下一个模块。图3.25示出了m=4的流水线方式存取示意图。

m的最小值mmin=T/t称为交叉存取度。交叉存储器要求其模块数必须大于或等于maia，以保证启动某模块后经m时间再次启动该模块时，它的上次存取操作已经完成。这样，连续读取m个字所需的时间为

=T+(m-1)t (3.2)

而顺序方式存储器连续读取m个字所需时间为

b=mT (3.3)

 

例3.3】 设存储器容量为32字，字长64位，模块数m=4，分别用顺序方式和交叉”一八八向。

方式进行组织。存储周期T=200ns，数据总线宽度为64位，总线传送周期x=50ns。若连续读出4个字，问顺序存储器和交叉存储器的带宽各是多少？

解顺序存储器和交叉存储器连续读出m=4个字的信息总量都是

q=64bit×4=256bit

顺序存储器和交叉存储器连续读出4个字所需的时间分别是

2=mT=4×200ns=800ns=8×10-7s

ti=T+(m-1)t=200ns+3×50ns=350ns=3.5×10-s

顺序存储器和交叉存储器的带宽分别是

W2=q/tz=256bit÷(8×10)s=320Mbit/s /05

Wi=q/t=256bit÷(3.5×10-)s=730Mbit/s