河工大vivado-组合逻辑电路设计

一、实验目的

1. 进一步学习FPGA开发流程和使用开发工具

2. 熟悉HDL语言进行组合逻辑电路设计

二、实验设备

1、 计算机

2、 实验板

三、实验要求:

1、在PC机上完成仿真,对结果进行分析;

2、完成下载,在实验板上进行验证。

四、实验内容

(一)任务一:编码器设计

1、设计原理

八个拨码开关代表0~7,用二进制对其编码。真值表如下:

482ebd3e64e943b2a3cdc5779f6953c8.jpg

 2、给出设计源文件    

`timescale 1ns / 1ps

module encoder_8_3(

    input[7:0]a,

    output reg[2:0]b

    );

    always@(a)

        case(a)

            8'b00000001 : b<=3'b000;//输入00000001,输出000

            8'b00000010 : b<=3'b001;//输入00000010,输出001

            8'b00000100 : b<=3'b010;//输入00000100,输出010

            8'b00001000 : b<=3'b011;//输入00001000,输出011

            8'b00010000 : b<=3'b100;//输入00010000,输出100

            8'b00100000 : b<=3'b101;//输入00100000,输出101

            8'b01000000 : b<=3'b110;//输入01000000,输出110

            8'b10000000 : b<=3'b111;//输入10000000,输出111

            default : b<= 3'b000;

        endcase

endmodule

3、仿真测试文件   

`timescale 1ns / 1ps

module encoder8_3_sim(

      input[7:0]inPut,

      output[2:0]outPut

      );

reg[7:0]a;//创建中间变量

initial

begin

      a=8'b00000001;#100;

      a=8'b00000010;#100;

      a=8'b00000100;#100;

      a=8'b00001000;#100;

      a=8'b00010000;#100;

      a=8'b00100000;#100;

      a=8'b01000000;#100;

      a=8'b10000000;#100;

 end

 assign inPut=a;

 encoder_8_3 u1(inPut,outPut);//调用主函数

endmodule

4276ecd1fe464d32acb312dc61c83a72.jpg

 实验板为dc773328d94e4eb29728efefe7c66fb1.png

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Vivado是Xilinx公司提供的一个综合设计环境,专为FPGA(Field-Programmable Gate Array)和ASIC(Application-Specific Integrated Circuit)设计而优化。在Vivado中,组合逻辑电路(Combinational Logic)是指那些没有记忆功能、输入一旦改变立即产生输出的电路部分。这些电路不依赖于之前的状态,而是根据当前的输入信号直接进行计算。 在Vivado设计流程中,组合逻辑电路通常通过以下步骤创建和管理: 1. **Verilog或 VHDL代码编写**:使用硬件描述语言(HDL)如Verilog或VHDL编写逻辑函数,描述组合逻辑的逻辑结构。 2. **原理图编辑**:通过Vivado的Behavioral Editor或Schematic Editor,可以直接绘制组合逻辑的布尔表达式,或者使用文本编辑器输入Verilog或VHDL代码。 3. **逻辑综合**:将逻辑描述转换为FPGA内部的实际门级网表。Vivado的综合工具会检查语法并优化逻辑实现。 4. **布线和资源分配**:逻辑综合后,Vivado会自动进行布线和资源分配,确保逻辑功能能够在目标硬件上正确执行。 5. **仿真和验证**:使用Vivado的Simulator进行功能和时序仿真,确认组合逻辑行为符合预期。 6. **下载到硬件**:最后,将设计文件下载到FPGA芯片,进行硬件测试。 相关问题: 1. 组合逻辑与顺序逻辑有何区别? 2. Vivado中的逻辑综合过程是如何工作的? 3. 在Vivado中,如何进行逻辑层次的设计? 4. 如何在Vivado中进行时序分析以确保组合逻辑的性能?

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