基于FPGA的简易等精度频率计设计Verilog代码ISE 仿真

hudezaiwu

已于 2024-05-27 17:53:48 修改

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文章标签： fpga开发

于 2024-05-24 19:46:28 首次发布

本文链接：https://blog.csdn.net/xiakunpei123/article/details/139183130

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名称：基于FPGA的简易等精度频率计设计Verilog代码ISE 仿真（文末获取）

软件：Quartus

语言：Verilog

代码功能：

简易等精度频率计设计

要求

被測信号:TTL方波

A.频率测量范围:100HZ~MHz

B.测试误差:≤0.1%(全量程);

C.时钟频率:50kHz

D.预闸门时间:0.1s

E.系统时钟频率:50MHz

F频率计算:保留1位小数

G顶层设计采用图形输入,各模块可以用功能模块或HDL语言等设计

要求.png

1. 工程文件

2. 程序文件

DDS IP核

3. 程序编译

4. Testbench

5. 仿真图

部分代码展示:

//分频电路模块
module clk_div(
input clk_50M,//50MHz
output reg clk_50K//50K输出
);
reg [15:0] cnt=16'd0;
always@(posedge clk_50M)
if(cnt>=16'd10)//计数1000,仿真时改小为10
cnt<=16'd0;
else
cnt<=cnt+1;
always@(posedge clk_50M)
if(cnt>=16'd5)
clk_50K<=1;//分频50K
else
clk_50K<=0;
endmodule