【UVM_Scoreboard & Agent & Env & Test_2024.03.06】

本文讨论了Scoreboard在UVM环境中的实现,包括使用UVM_TLM_analysis_fifo进行数据暂存,两种实现方式的区别,以及如何组织agent、sequencer和driver。还涉及验证环境的结构和测试案例的选择,强调了agent状态管理和testcase的复用性。
摘要由CSDN通过智能技术生成

scoreboard

参考模型(c等语言写的)的输出与DUT的输出进行比对

两条路:

  • driver驱动monitor采样给reference model
  • driver驱动dut,monitor采样传给scoreboard

uvm_tlm_amalysis_fifo

在这里插入图片描述
monitor port 传给scoreboard export,scoreboard是被动的
通过uvm_tlm_amalysis_fifo暂存,scoreboard变为主动

scoreboard的实现

实现内容
	1.注册和new scoreboard
	2.声明存放期待值的transaction型队列
	3.声明用来与monitor相连接的uvm_tlm_analysis_fifo接口,并new该接口
	4.声明期待与实际的transaction,并定义一个暂时存放先到来的期待transaction
	5.打印期待值与实际值进行比较的信息
同时多个while死循环时,要用fork_join才能都执行:

在这里插入图片描述

实现scoreboard_imp的方式(更麻烦不常用)

//区分不同imp的write方法
uvm_analysis_imp_decl(_iagt) 
uvm_analysis_imp_decl(_oagt)
……
virtual function void write_iagt(apb_trans data);
……
virtual function void write_oagt(apb_trans data);
……

不要让两个blocking在一个线程里面,blocking的问题debug很难

agent

确定好agent,框架清晰
只有active的agent中,才需要sequencer和driver
active时,driver工作
passive时,只有monitor工作

agent的实现

内容:
	1.注册和new agent
	2.声明sequencer、driver、monitor,并将其create
	3.将UVM_ACTIVE的agent的driver与sequencer连接起来:

在这里插入图片描述

env & test

决定验证环境的结构和连接,使用哪一个测试序列
vsqr放在env中,vseq放在test(决定启动的sequence)中较好,有利于环境复用性

+UVM_TESTNAME=<testcase_string>选择test case
uvm_root::run_test(<testcase_string>)选择test case

top_tb中的 run_test(“test_name”); // test_name通过命令行UVM_TESTNAME参数传入重载了uvm_test

env的实现

内容:
	1.注册和new environment
	2.声明agent,并将其create
	3.声明虚接口
	4.声明agent的状态UVM_ACTIVE or UVM_PASSIVE:

在这里插入图片描述

base_test的实现

内容:
	1.注册和new environment
	2.声明env,virtual_sequencer,scoreboard,并将其create
	3.将act_agt的sequencer句柄给到virtual_sequencer的sequencer句柄
	4.连接monitor和scoreboard

在这里插入图片描述

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### 回答1: uvm_tlm_analysis_fifo 是一个 SystemVerilog UVM 中的类,它可以在 UVM 中的验证环境中用来存储和分析事务数据。它继承自 uvm_analysis_port,并且维护了一个 FIFO(先进先出)的队列来存储事务数据。它可以用来在验证环境中传递事务数据,并且可以在验证过程中进行后续的分析。 ### 回答2: uvm_tlm_analysis_fifo是UVM中的分析通道(FIFO)。通常情况下,它用于将交易数据从产生器(Gen)传递到分析器(Mon)。该FIFO可以在任何时间向其输入或输出添加或移除一个交易。为了方便,该FIFO提供了一个使用输入端点(In)和输出端点(Out)的接口,使其能够与其他分析通道一起工作。它也继承了uvm_analysis_imp类和uvm_tlm_fifo_if类,因此它可以与uvm_tlm_analysis_port组合,以便在UVM系统的各个部分之间传递交易数据。 与其他分析通道不同,uvm_tlm_analysis_fifo提供了一个可以配置的深度参数,它可以确定该FIFO中可存储的交易数。在这种情况下,如果向FIFO添加的交易数量超过了可存储量,它将自动将一些交易删除,并返回一个通知告知对添加该交易的组件。 在实现uvm_tlm_analysis_fifo时,应注意以下几个方面: 首先,应根据FIFO的深度参数选择正确的存储类型,以确保FIFO能够容纳所有经过它的交易。 其次,应在uvm_tlm_analysis_fifo中添加适当的通知器以向组件报告有关FIFO中交易状态或操作的信息。 最后,应为FIFO提供正确的清空和删除机制,以确保FIFO中的交易始终具有最新的信息。 综上所述,uvm_tlm_analysis_fifo是UVM框架中常用的分析通道,用于传递交易数据。它具有可配置的深度、灵活的输入和输出接口、与其他分析通道和uvm_tlm_analysis_port组合的能力。在实现时,我们需要注意选择正确的存储类型、添加适当的通知器以及提供正确的清空和删除机制。 ### 回答3: uvm_tlm_analysis_fifo是UVM中的一种组件,它的作用是在事务级别(TLM)下进行分析。TLM是UVM中的一种机制,它允许不同的组件之间交换信息和数据,这种交换是以不同层次进行的,而uvm_tlm_analysis_fifo正是在分析TLM消息传递时使用的一种FIFO缓冲区。 在UVM中,事务一般由主机(master)和从设备(slave)之间进行交互,一个事务通常会包含多个消息和数据。uvm_tlm_analysis_fifo可以为这些消息提供一个缓冲区,以便它们可以被传递到下一个分析组件中进行进一步处理。 uvm_tlm_analysis_fifo提供了以下几个关键特性: 1. 基于TLM:uvm_tlm_analysis_fifo是基于TLM机制设计的,它可以处理不同类型的TLM消息。因此,用它可以很方便地进行事务级别的分析,而不仅限于信号级别。 2. 支持多种数据类型:uvm_tlm_analysis_fifo可以处理各种不同的数据类型,例如SV、SysteC等模型。这使得它可以与不同的工具和模型进行协同工作。 3. FIFO缓冲区:uvm_tlm_analysis_fifo提供了一个类似队列的缓冲区,可以为事务的消息提供一个缓冲区。这意味着可以存储多个事务的消息,避免数据的丢失。 4. 避免丢失数据:由于uvm_tlm_analysis_fifo提供了缓冲区,所以可以确保分析组件可以接收到所有的TLM消息,即使是在读取的时候也不会丢失数据。 总而言之,uvm_tlm_analysis_fifo是一个非常有用的UVM组件,可以帮助设计人员在分析TLM交互时更加方便。它提供了多种数据类型的支持,而且通过提供FIFO缓冲区,可以保证数据在传递中的可靠性。
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