芯片设计验证学习网站

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分类专栏： 杂七杂八的问题 文章标签： 硬件工程
于 2021-10-12 22:49:02 首次发布
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covergroup 教程 SV -- Coverage 覆盖率 - love小酒窝 - 博客园

断言SVA简介 - 豆丁网

寄存器模型，注意寄存器模型reset()只能更新寄存器模型，不能更新dut的寄存器：【转载】【UVM】目前看到的关于uvm regmodel访问方法最详尽的介绍 - 灰信网（软件开发博客聚合）

uvm Connect：Forums - Accellera Systems Initiative Forums

Verification Academy - The most comprehensive resource for verification training. | Verification Academy

https://vlsiverify.com

https://chipverify.com

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uvm-SystemC：https://systemc.org/overview/systemc-verification

问题查找：c - 在DPI-C中将开放数组作为形式参数输出 - 堆栈内存溢出 (stackoom.com)

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extracted timing model 时序分析基本概念介绍<ETM>_extractedtimingmodel

set_clock_group: set_false_path和set_clock_groups有什么区别？ - 知乎

 

 

 

 

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Shu_0223的博客
06-30 452
systemverilog之覆盖率结构覆盖率与功能覆盖率信息收集覆盖点命名二级目录三级目录 结构覆盖率与功能覆盖率 结构覆盖率包括代码航覆盖率、表达式覆盖率、翻转覆盖率、状态机覆盖率和断言覆盖率。 信息收集 覆盖点命名 二级目录 三级目录 ...
Google 推出芯片设计门户网站
Leo ICer的博客
06-06 584
Google 的这项计划名为 Open MPW Shuttle Program，允许任何人利用开源 PDK 和其他开源 EDA 工具来提交开源集成电路设计，Google 会为他们免费制造，不会收取任何费用。虽然芯片制造是在 130 纳米工艺（SKY130）上完成的，但这一计划对资金有限的开源硬件项目具有巨大的推动作用（如：物联网的硬件原型设计等）。网站还罗列出了芯片设计过程中需要使用的工具，里面的每一个工具都是开源工具。通过 Google 提供的教程和对应的工具，开发者可以快速完成芯片设计并提交，最终完成制
学习海思芯片平台
JamesKing1的博客
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我现在负责做关于海思Hi3536相关平台的开发，尤其现在产品需要支持隔行信号的输入，本人先总结一下： 1.首先，针对于海思HI3536芯片并不支持宽度大于960的隔行视频信号的输入，所以针对此情况有两种方案进行解决。    a.使用海思的GPU开发驱动进行相应的去隔行算法进行实现；
微电子/半导体/芯片设计网络资源搜集分享
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UVM Systemverilog SystemC EDA IP国外学习网站
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http://www.testbench.in/ https://verificationacademy.com/ mentor的学习论坛，里面有UVM cookbook同时还包含练习代码以及testbench的模板代码 ...
如何选择正确的芯片验证方法
08-05
验证时间已成为现代芯片设计的主要瓶颈，据统计，验证可能占整个产品周期的60%至70%。这主要是因为设计复杂度的增加，以及硬件与软件、模拟与数字集成带来的功能复杂性。此外，设计抽象级的提高虽简化了设计，但也...
芯片验证漫游指南.zip
05-05
《芯片验证漫游指南》是一本深入探讨芯片验证技术的专业资料。...通过学习《芯片验证漫游指南》，读者不仅可以掌握验证的基本技能，还能了解到最新的验证趋势和技术，对于提升在芯片验证领域的专业能力大有裨益。
FPGA设计CI芯片设计仿真测试激励Testbench编写学习资料学习教程.zip
03-12
在电子设计领域，FPGA（Field-Programmable Gate Array...通过深入阅读和实践这些学习资料，你可以了解如何构建一个完整的验证环境，确保你的CI芯片设计在实际应用中能够正常工作，从而减少物理原型制作和修改的成本。
芯片验证漫游指南附赠源代码.zip
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《芯片验证漫游指南》是...总的来说，《芯片验证漫游指南》结合源代码的学习，不仅能让读者理解芯片验证的理论知识，还能提高他们在实际项目中的应用能力，对于从事IC设计和验证的专业人士来说，是一份极其宝贵的资源。
数字芯片设计基础入门.pdf
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06-11
根据提供的文件信息，我们可以从中提炼出以下几个重要的知识点： ### 数字芯片设计基础知识 #### 数字芯片设计概述 ...同时，通过学习实际案例和考试解析，可以帮助进一步理解数字芯片设计的实际应用和技术挑战。
IC设计从业者必备的宝藏网站！
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IC设计是一个高度专业化的领域，对于学生、研究人员和从业者而言，获取准确、及时的资讯和学习资源至关重要。今日我们推荐几个芯片行业的宝藏网站
ETM and Abstract model
zhenhuagege的博客
05-30 1327
ETM & Abstract model 由于目前的design越来越大，所以都倾向于hierarchy flow，走bottom-up的方式，也就是先从block开始做，然后再做sys level，最后做top level； 我们做完block level后，然后去做sys level时需要提供 block model，而block model可以分为两类： 1、ETM（Extracted timing model） 2、Abstract model 那么他们的区别是什么呢？ 首先看下图 在ET
数字IC 设计实现hierarchical flow系列（二）
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数字IC 设计实现hierarchical flow系列（二） 上周吾爱 IC 社区小编分享了数字 IC 设计实现 Hierarchical flow 中关于逻辑综合，布局布线阶段的相关内容。今天我们继续分享下半部分内容----- 寄生参数提取（RC Extraction），静态时序分析（Static Timing Analysis）。限于篇幅，物理验证部分内容放在下期。 2019 年数字 IC 后端校招笔试题目（附数字后端培训视频教程） Dummy 添加 在芯片 chip finish 阶段需要插 dum
ICC2：ETM（extract timing model）补充2
m0_61544122的博客
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最近被ICC2 的ETM坑了，ICC2产生的block的etm，clock pin的port_type属性是signal而不是clock，导致其CTS阶段没法正常长tree，另外报告report_delay_calculation -from block/output port -to receiver/IN，transition为0，在PT中使用模块的.v和.spef展开分析时序时transition的违例非常多。这样到顶层使用能减少不必要的麻烦。
PT静态时序分析 第九课
qq_38453556的博客
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第九课 Extracted and Interface Logic Models 学会在已经有设计好的门级网表的前提下，创建interface logic model，或者extracted timing model 学会用命令比较创建出的模型和门级网表之间的区别 为什么要创建模型？ 为了实现超大规模集成电路的静态时序分析，需要简化电路。 Create an ILM 好处：可以做分层的STA；可以真实地还原网表的物理状况；模型容易创建 ILM的特性： 创建ILM之前 1.保证设计的约束完整 2.排
PT静态时序分析 第五课 第六课
qq_38453556的博客
11-24 1648
第五课 Scripting:Collections and Procedures 关于TCL的语法部分，可以参考其它软件中的笔记。 Collections collection：是由collection的句柄指代的一组设计对象 set myvar [all_inputs] {"IN1","IN2","in3"} Attributes 可以用以下命令列出设计对象的属性： list_attributes -application -class clock 两个示例： 示例2中-filter选项只选
Top Level Implementation-ETM
weixin_50437242的博客
05-08 437
所以这里推荐使用Library Manager的normal flow来替代etm moded flow。一般ETM 可以使用FC/ICC2/PT 产生，比较常用的工具时 PT，使用命令 extract_model ，可以使用-format 指定格式 .db/.lib，.db能过被大部分的S 家工具识别读取，但没法肉眼去看，如果你想肉眼去看或者使用第三方工具时可以存为 .lib。使用PT 生成的准备工作与 流程比较多，留在下一篇来写......
ICC II 7 顶层设计的实现(Top level implementation)
旺旺家族的传说
12-20 3458
objectives 列举顶层实现的必要步骤; 描述 什么是摘要 还有 摘要中包含什么 描述怎样将block 集合到top level中去; 顶层的实现 对于规模比较的大的设计: 在实现顶层设计时, blocks 可以是 design views (abstract view 摘要视图 boundary上的elements都是全的 但是内部是看不到的, 也就是说路径中 只保留了 in-reg reg-out in-out 而reg-reg 全部被隐藏起来) 或者 ETM view : 正能看到一些 time
ETM lib格式
qq_34110120的博客
03-11 1804
ETM snippet Reported parameters Explanation cell (block) { area : 140250.0000; cell_leakage_power : 41500.8984; dont_touch : true ; dont_use : true ; timing_model_type : extracted ; ...
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