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RSS订阅原创 Top Level Implementation-ETM 2
以setup 为例，这个arc 中包含两种setup 信息，一种是input to D 的delay信息（setup arc保留最慢的delay，hold arc 保留最快的delay），一种是这个reg 的lib setup timing。3，input to output这种 path，会存两个delay arc，一个是两个pin 之间的最短delay arc，一个是最长 delay arc，这种arc 是input trans与output load 查出来的；
2024-05-13 20:48:45
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原创 Top Level Implementation-ETM
所以这里推荐使用Library Manager的normal flow来替代etm moded flow。一般ETM 可以使用FC/ICC2/PT 产生，比较常用的工具时 PT，使用命令 extract_model ，可以使用-format 指定格式 .db/.lib，.db能过被大部分的S 家工具识别读取，但没法肉眼去看，如果你想肉眼去看或者使用第三方工具时可以存为 .lib。使用PT 生成的准备工作与 流程比较多，留在下一篇来写......
2024-05-08 23:47:43
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原创 Top Level Implementation-Frame View 与 Flow
在这种平行的 flow 中，top level 不用等block 全部跑完，只需要跑完相应的 stage 就行，比如 我时间很紧迫，想等block 跑完place 就开始进行 top level implementation，我只需要把 block 的abstract view 和frame view 收过来，重新跑一下place 就行。subblock 的frame view 包含的信息与 cell lef 包含的信息有点相近，包含Size/Pin Geometry/Blockage Geo。
2024-05-02 22:55:57
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原创 ISSCC-2024 半导体会议总结2
未来就是第三个，在芯片封装里面就实现电子转光子的操作，叫做CPO (Co-Packaged Optics)，这样能更大程度的降低功耗，> 800W。CPO技术是一种颠覆性的降功耗技术，在高速场景应用比较多，目前很多公司也在做，预计这两年应该会有商用出来。将硅光子学引入封装中，是最新提出来比较有前景的方案，物理学告诉我们，这就是未来......第一个是纯电子传输，功耗较高，>2400W (以51T交换机为例)第二个是在板级转化成光纤传输，功耗节省40%左右，>1500 W。先进封装-从2D，3D到4D封装。
2024-04-29 22:05:10
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原创 Top Level Implementation-Abstract Views
假如time.si_enable_analysis 和 abstract.include_aggressor_nets 都是true，abs view 会包含这些nets 的 aggressor nets，当然，与他们相关的 victim 和aggressor 之间的耦合电容也会被留下来，aggressor nets 对应的driver 也会被留下来，如果driver net是dangling部分，对应的transition timing 也会留下来。综合/物理实现（FC/DC/ICC2/PT等）21。
2024-04-29 21:54:38
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原创 ISSCC-2024 半导体会议总结
当然，纳米片晶体管还需要很多年去尝试。因为单个Fin太细，通过的电流不够大，所以需要多个Fin并联来提高电流，在Fin的间距不变的情况下，Fin的数量就决定了晶体管的高度。汽车领域也卷的很厉害，最近的北京车展亮相了很多款新产品，现在的汽车没有点智能元素都不好意思发布，概念慢慢的都变了，软件定义汽车。人工智能与ChatGPT的快速发展，会掀起新一轮的技术革命，老黄说“ChatGPT is the iPhone moment for AI”，虽然资本的味道很浓，但投资人很吃这一套，也侧面表现出AI的火热。
2024-04-29 09:00:10
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原创 Signal Integrity: Crosstalk Delay 和 Crosstalk Noise-3
在 static noise analysis中，noise slack 有三种形式表示，area，height，area_percent，默认的是高度，指的是实际的noise bump 高度与 noise constraint （即上面讲的Noise immunity curves 与 Noise margins）高度的差值，如果差值为正，就不会导致output failure，如果为负就会导致output failure。victim net的driver以及load等。
2023-08-28 23:37:46
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原创 Signal Integrity: Crosstalk Delay 和 Crosstalk Noise-2
PTSI 使用了一种等价波形来模拟这种影响，即根据output response 波形向前反推一个等价的波形，这个等价的波形（Equivalent waveform，蓝色）和 没有受到crosstalk影响的波形（Uncoupled waveform，绿色）之间的差值就是 delta delay，这个值是反推过来的值，对后面的计算没有太大意义，只是比较直观的反应出crosstalk 带来的影响大小。一般都是使用较为悲观的all_path 分析模式，这样存储的数据量相对较小，计算更快，节省机器资源。
2023-08-27 19:27:44
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原创 Signal Integrity: Crosstalk Delay 和 Crosstalk Noise-1
第二步是delay calculation，这一步里一般会进行两轮，第一轮是对上一步选拔得到的nets 先进行一轮保守的delay 分析，即对每个 aggressor net 使用无限的timing window(或者说不考虑timing window)，这样就是不管实际中的 victim net和aggressor net有没有timing window 的overlap，都认为他们有overlap，这样能保持一定的悲观度。一般影响它的因素有 驱动的大小、耦合电容的大小以及电阻的大小等。
2023-08-27 19:24:51
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原创 GBA & PBA（path & exhaustive）
GBA 相比于PBA的优势就是快，存储的参数比较小。如下图所示，左图GBA 传输的slew 很大，会产生较大的crosstalk，右图的PBA选的时真实的slew，不是worst 的，所以即使有slew，也会比较小。FF1/FF2 通过不同的路径到达FF3，在计算max delay的时候，显然FF2 to FF3是最差的path，但是U1按照GBA 计算选用的是比较慢的slew （arc a）,而且会继续传递给U2, U3，因为GBA只会选择最悲观的那个值，而不看具体的path怎么走。
2023-08-16 07:49:26
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原创 CCD (concurrent clock-data optimization)
之前说multisource时 （Multi-Source Clock Tree Synthesis (MSCTS)简介），挖过要整理CCD的坑，现在填坑。理解的比较浅请指正~
2023-02-05 14:33:55
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原创 低功耗——Multibit
bank 之后的cell area较大不利于leaglize，对opt timing也有不利影响，所以一般会在优化timing 的时候（timing driven true） 会进行多次的banking 和debanking，最终达到一个最有PPR。2，减小total clock tree net length，sinks减少了，clock tree length自然就减少了，clock net cap减小。1，优化面积，共用一些管子，在晶体管级优化layout 的面积。之前整理的multibit文章 （
2023-02-05 11:05:51
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原创 Multi-Source Clock Tree Synthesis (MSCTS)简介
这里tap 点的位置就很关键，tap 点一般选用D12以上的cell，tap点之间需要规划好间距（前期需要评估tap点能驱动的范围），并且每个tap点尽可能控制的sinks点差不太多，这样能使load 分布的更加均匀。（2）做DFT 的时候，没法测试。（5）还有一点比较致命的缺点，这种结构不能插buff（指的是 mesh 及以上结构，mesh 连接到sinks这部分还是可以插buff 的），对于一些fanout 需求很高的net，如果前端没cover到或者评估的不准确的时候，后端可操作的空间很有限。
2022-10-23 23:06:50
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原创 PNR 一些小细节总结
注意：check_lvs 仅仅查看绕线 metal 和 cell pin，不去查看 cell 内部的 metal，因此 check_lvs 报出的 short 可能不全，而 check_routes 才可以看到所有的 short， 包括 cell 内部 metal 与 route 的short，但是 check_routes 一般不看 open，所以推荐的流程是先用 check_lvs 确认没有 open 和 short，再用 check_routes 确认没有short。
2022-10-23 23:04:34
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原创 DFT系列4-scan时的几种case
b，电平敏感扫描设计（LSSD）：采用双锁存设计，对瞬态特效，如上升沿下降沿都不敏感，电路结构中包括两个互相连接的电平敏感锁存器，信号有效数据输入D，系统时钟CK，串行扫描输入SI和两个互相不重叠的时钟ck1和ck2，串行扫描输出SO，测试中L1(主）和 L2（副）结构，正常func 状态时只有L2起作用，作用如同触发器。（注意这个是在scan 的时候插入的，RTL中是不存在的）第一种情况，CK2在CK1之前capture，此时，CK2 capture的是前一个寄存器的值，这种情况是没问题的。
2022-10-23 23:02:50
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原创 DFT相关4
可以打开DC 工具或者FC （compile db）来查看做过ｓｃａｎ的结果，查看链是怎么穿的，从哪里穿到哪里，以及潜在的问题等。一个design 中一般有很多时钟，如果每个时钟都单独做scan，就需要很多port，造成资源浪费，所以可以做merge 操作，节省资源。ps：target lib 指的是目标的library，rtl 转成 目标netlist过程中会用到的标准单元或者IP 的lib 库。这种情况下，可以做merge，一般不会有问题，对于PR实现比较好。
2022-09-18 22:27:02
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原创 DFT相关3
3，PI赋值，在chip 的IO上，按照parten 的值赋值1/0。等所有的输入赋值结束之后，切换mode，scan enable 0，切换成function mode，一段时间之后，输出的值变成稳定的值。实际过程中的pattern 可能有成千上万条，连续的两个pattern ,当前一个pattern进行shift out 的时候，下一个也可以进行shift in。7，在scan out 进行观察PPO的值，并于PPI 进行比对。scan mode 0的时候，正常的function 路径。
2022-09-12 17:41:54
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原创 DFT相关2
测试很昂贵，memory 的density 是非常高的，如果用ATE 几台测试，会很大程度加剧几台的测试负担，对内存有很高的要求，并且memory 需要告诉测试，如果使用ATE 机台测试，会有严格的timming 要求。比较有利的是，memory 结构都比较规整，只进行简单的行列寻址，无复杂的组合逻辑，所以针对这种规整的memory 使用专门的算法，产生某一类测试向量来对memory进行测试。结构规整的memory 都有固定的缺陷类型，针对这些缺陷。，来进行片上测试，从而摆脱了外部的ATE测试。
2022-09-12 12:52:06
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空空如也
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