【Verilog】移位寄存器总结:移位寄存器、算数移位寄存器、线性反馈移位寄存器(LFSR)

米多奇米饼

已于 2022-08-30 14:48:41 修改

阅读量8k

点赞数 14

分类专栏： FPGA 文章标签： fpga开发 verilog 开发语言

于 2022-03-07 15:18:21 首次发布

本文链接：https://blog.csdn.net/yang_jiangning/article/details/123321823

版权

FPGA 专栏收录该内容

32 篇文章 68 订阅

订阅专栏

一、移位寄存器

在这里插入图片描述

module top_module(
	input clk,
	input resetn,
	input in,
	output out 
	);
    reg [3:0] q;
	always @(posedge clk) begin
        if (resetn  == 1'b0) begin
			q <= 4'd0;	
		end
		else begin
            q <= {in,q[3:1]};//右移
		end
	end
    assign out = q[0];
endmodule

二、算数移位寄存器

算数左移：和逻辑左移一样。空出来的位用0补；
算数右移：算术移位，也就是包含符号位的移位，对于正数来说，最高位为0，对于负数来说，最高位为1，所以进行算术移位时，如果是左移，那不用管符号位的问题，如果是右移，就要将符号位补在高位。比如：5位数字11000算术右移1为11100，而逻辑右移将产生01100；5位数字01000算术右移1等于00100，而逻辑右移将产生相同的结果，因为原始数字是非负的。

module top_module(
	input clk,
	input load,
	input ena,
	input [1:0] amount,
	input [63:0] data,
	output reg [63:0]q
	);
always @(posedge clk ) begin
	if (load) begin
		q <= data;
	end
	else if (ena) begin
		case(amount)
			2'b00:q <= q<<1;  //左移一位
			2'b01:q <= q<<8;  //左移八位
			2'b10:begin       //右移一位
				if(q[63] == 0)begin
					q <= q>>1;
				end
				else begin
					q <= {1'b1,q[63:1]};
				end
			end
			2'b11:begin      //右移八位
				if(q[63] == 0)begin
					q <= q >> 8;
				end
				else begin
					q <= {8'b1111_1111,q[63:8]};
				end
			end
		endcase
	end
end
endmodule

三、线性反馈移位寄存器LFSR(linear feedback shift register )

1、伽罗瓦LFSR（Galois LFSR）

伽罗瓦LFSR是一到多型的LFSR，即最后一个触发器的输出 与抽头序列对应位置触发器前一级触发器的输出 相异或逻辑来驱动多个抽头序列对应位置触发器的输入，如下图所示。
在这里插入图片描述

Galois LFSR：其中抽头的位置与输出位异或，以产生其下一个值。如果仔细选择抽头位置，则LFSR可以设置为“最大长度”。n位的最大长度LFSR有2^(n-1)个状态（永远不会达到全零状态）。

例子：构建一个32位Galois LFSR，在32、22、2和1位的位置处使用抽头。

module top_module(
	input clk,
	input reset,
	output reg [31:0]q
	);
	reg [31:0] q_next;
	integer i;
always @(*) begin
	for(i = 0;i<32;i++)begin
		if(i == 0 ||i == 1||i == 21)begin
			q_next[i] <= q[i+1] ^ q[0];
		end
		else if (i == 31) begin
            q_next[i] <= 1'b0 ^ q[0];
		end
		else  begin
			q_next[i] <= q[i+1];
		end
	end
end

always @(posedge clk) begin
	if (reset) begin
		q <= 32'h1;
		
	end
	else begin
		q <= q_next;
	end
end

endmodule