从零开始学FPGA--Verilog基础语法

一、Verilog简介

Verilog HDL（Hardware Description Language）是在用途最广泛的C语言的基础上发展起来的一种硬件描述语言，具有灵活性高、易学易用等特点。Verilog容易掌握，只要有C语言的编程基础，通过比较短的时间，经过一些实际的操作，可以在1个月左右掌握这种语言。

Verilog和C的区别

Verilog是硬件描述语言，在编译下载到FPGA之后，会生成电路，所以Verilog全部是并行处理与运行的；C语言是软件语言，编译下载到单片机/CPU之后，还是软件指令，而不会根据你的代码生成相应的硬件电路，而单片机/CPU处理软件指令需要取址、译码、执行，是串行执行的。
Verilog和C的区别也是FPGA和单片机/CPU的区别，由于FPGA全部并行处理，所以处理速度非常快，这个是FPGA的最大优势，这一点是单片机/CPU替代不了的。

二、Verilog基础知识

Verilog的逻辑值

我们先看下逻辑电路中有四种值，即四种状态：
逻辑 0：表示低电平，也就是对应我们电路的GND；
逻辑 1：表示高电平，也就是对应我们电路的VCC；
逻辑 X：表示未知，有可能是高电平，也有可能是低电平；
逻辑 Z：表示高阻态，