SystemVerilog/Verilog
SystemVerilog/Verilog学习笔记、应用和心得
小苍蝇别闹
FPGA开发和电路设计;集成电路测试
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SystemVerilog中使用string所遇到的问题
刚开始使用systemverilog进行字符串操作时犯过的错误,在此记录一下。原创 2022-07-14 11:49:35 · 1484 阅读 · 0 评论 -
Systemverilog中的iff事件控制
使用systemverilog已经有一段时间了,主要是其中的部分新特性能够简化代码的编写,比如interface、支持多维端口等。为了进一步深入学习systemverilog,最近抽空更广泛的学习了一些systemverilog的内容。本文记录一下Systemverilog中的事件控制和sequence控制相关内容的学习情况。1. 事件控制1.1 iffSystemverilog在@事件控制中添加了iff修饰词,只有当iff后的条件为真时,@事件才会触发。注意,iff可以在always和alwa原创 2020-12-14 10:59:09 · 13106 阅读 · 3 评论 -
Verilog应用浅见之一——关于代码风格
我应该算是一个硬件工程师,涉及比较底层的技术。从原理图上放电阻,到设计PCB和写PCB设计任务书,到焊接调试电路板,再到写设备驱动,写FPGA程序,写各类文档,写项目申请书,所有的事情都干过。使用Verilog也有一些年头了,虽然只占整个工作的一部分,但是相对于其他事情,写Verilog程序、仿真和在FPGA中跑起来应该是我更喜欢做的事情。在这个过程中也积累了不少经验,有了一些个人的见解。...原创 2020-05-02 21:44:14 · 1401 阅读 · 0 评论 -
阻塞/非阻塞——纸上得来终觉浅,绝知此事要躬行
阻塞赋值和非阻塞赋值在可综合的代码中不需要严格的区分,但是在仿真文件中就尤为重要。阻塞赋值是指,只有当前赋值操作完成之后,后面的赋值操作才会发生;非阻塞赋值是指,当前块中的所有赋值操作完成后再计算各个变量的值,后续的赋值操作会覆盖之前的值。举个例子。 a、b和c的值分别为a=1, b=2, c=3。 a=b; a=c; b=a; 以上操作后...原创 2020-04-18 22:09:02 · 270 阅读 · 1 评论