第四章（2）：通过SYSREF实现确定性延时（subclass 1）

2. 通过SYSREF实现确定性延时（subclass 1）

    subclass 1主要通过SYSREF信号实现TX和RX设备之间LMFC的对齐，SYSREF信号必须被分配到所有的转换设备和逻辑设备。

    通过使用高准确度的device clock和SYSREF信号，可以最小化延时的不确定度。规范强烈建议所有TX和RX设备的SYSREF信号都来自于同一个芯片。关于SYSREF和本地时钟的性能要求和调整能力在前面的文章中已经描述过了。

    由于SYSREF有多种格式，比如周期的、单脉冲和多个脉冲，并不是所有器件都支持这三种模式。为了使SYSREF在设备正常工作时关闭，subclass 1设备需要满足以下要求。

•     RX端的逻辑设备（如接收ADC数据的FPGA）应该具备发送generate SYSREF请求的能力，该请求使时钟发生器为系统中的所有设备产生一个或多个SYSREF 脉冲。任何时间，只要一个link通过SYNC接口发送重同步请求，RX端的逻辑设备都可以发送generate SYSREF请求，该功能是否使能可以由用户决定。
•     TX端的逻辑设备（如向DAC发送数据的FPGA）应该具备发送generate SYSREF请求的能力，该请求使时钟发生器为系统中的所有设备产生一个或多个SYSREF 脉冲。任何时间，只要一个link通过SYNC接口发送重同步请求，RX端的逻辑设备都可以发送generate SYSREF请求，该功能是否使能可以由用户决定。

    TX和RX设备能够决定是否响应第一个SYSREF之后的其他SYSREF脉冲，并根据该脉冲对本地帧和多帧时钟进行相位对齐。根据规范，TX和RX设备一般会提供以下选项。

•     检测每一个SYSREF脉冲，如果当前LMFC和frame clock需要进行相位调整，则进行相应的相位调整。
•     通过一个输入管脚，或者通过配置接口发送配置命令来控制设备，使其在接收到后续SYSREF时对LMFC和frame clock进行强制相位对齐。
•     通过一个输入管脚，或者通过配置接口发送配置命令来控制设备，使其忽略后续的所有SYSREF。

    上述情况只有在设备已经完成初始化并发送了重同步请求，或者link发现错误并发送了重同步请求的情况下才会发生。此外，subclass 1设备应该给出以下时序参数：

•     从采样到SYSREF脉冲的Device clock的上升沿，到LMFC上升沿之间的延迟。

2.1 示例1：确定性延时等于multiframe周期

    如果需要确定性延时等于一个multiframe周期，需要将RBD的值设置为K。下图描述了这种延时的实现过程。

    图中上半部分为TX设备，下半部分为RX设备。TX设备一直在发送K码。当TX设备监测到SYSREF之后应该产生本地的LMFC，TX设备需要给出从检测到SYSREF的device clock的上升沿，到下一个LMFC之间的延迟参数。该延迟应该是一个确定的值。

    RX设备的所有lane能够正确接收K码之后，会将在下一个LMFC上升沿后撤销SYNC信号（SYNC低有效）。当TX设备检测到SYNC撤销后，会在下一个LMFC上升沿开始发送ILA。

    由于不同lane延时不同，RX设备中每个lane收到ILA的时间有差异，但是这些ILA都被elastic buffer缓存。当RX端检测到所有lane都接收到ILA启动信号后（即所有lane都至少检测到R码），将会在下一个LMFC开始同步释放elastic buffer。

    最后需要提一下的是，上图是基于TX端和RX端的LMFC严格对齐的前提。如果两者的LMFC有偏差，自然也会导致延时出现一定的偏差。

2.2 示例2：最小化确定性延时

    当需要确定性延时小于multiframe周期时，需要将RBD值设置为小于K的值。

    同样假设TX和RX端的LMFC对齐。该例中，RBD设置值小于K。这样elastic buffer才有可能提前释放缓冲区。

    当RX端所有lane都完成组同步后，将在下一个LMFC上升沿撤销SYNC。紧接着TX设备检测到SYNC撤销，并且在下一个LMFC开始发送ILA。RX设备的所有lane将会检测ILA起始信号。

    在LMFC上升沿后的RBD个frame clock周期后，正常情况下RX设备的所有lane应该都检测到了ILA的起始信号，此时会同步释放elastic buffer。这种情况下，确定性延时等于RBD个frame clock周期。