第四章（1）：确定性延时介绍

1. 简介

    在JESD204系统中可能存在多个数据处理单元，这些单元分布在不同的时钟域，没有明确的延时关系。从而导致每次上电后、或重新建立连接后，各link之间的延时都可能不同。为了解决上述问题，JESD204B提供了两种途径，即SUBCLASS1和SUBCLASS2。

    确定性延时是指：从TX端的基于帧的数据输入开始，到RX端接收并输出帧数据为止的延时，在每次上电后、或重新建立连接后都是一致的。该延时都是以frame clock为单位进行衡量的。规范要求该确定性延时是可编程的，其调整分辨率至少等于或高于一个frame clock周期。

    实现确定性延时则涉及以下两点。

1.     在TX端，所有lane都在一个预定义的时刻同时开始发送ILA，这也间接保证了所有lane在同时时刻开始发送数据。预定义的时刻是指在检测到SYNC~信号有效后的第一个LMFC的边界处。规范要求JESD204设备具备设置延时的能力，即在检测到SYNC~信号有效后延时指定的LMFC周期后，开始输出ILA。
2.     在RX端，考虑到TX端的lane之间、物理通道之间和RX端的lane之间的偏差，每个lane的数据必须进行缓存。这些被缓存的数据必须在一个预定义的时刻同时读出。该预定义的时刻是指：在某个LMFC边界后的第RBD个frame clock周期，RBD是可编程的。

    所以要以尽可能小的不确定度实现确定性延时，主要依赖于TX端和RX端的LMFC之间的对齐。可以通过以下方式提高同步性能。

•     multiframe的长度必须大于link之间最大的偏差。
•     RBD*Tf的值必须大于link之间的最大偏差，Tf指帧周期。
•     RBD的取值为[1, K]，K为multiframe包含的帧数量。