FPGA 应用
小苍蝇别闹
FPGA开发和电路设计;集成电路测试
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如何方便地使用TCL恢复带BD设计的Vivado工程
介绍了如何通过Vivado生成tcl脚本,并在稍加修改后用于恢复工程。原创 2023-08-02 19:45:29 · 1127 阅读 · 0 评论 -
关于non-project模式的点滴记录1——别忘了创建工程
在non-project模式下,未指定器件时,Vivado将使用默认器件。这可能导致IP的器件和synth_design所指定的器件不一致。转载 2023-01-30 12:24:17 · 311 阅读 · 0 评论 -
TCL练习6:通过递归方法搜索文件夹并返回指定后缀文件(包含子目录)
写这个TCL脚本的主要目的是搜索目标文件夹及其子文件夹下的所有文件,然后记录在指定的文件中。可以指定目标文件夹名称、信息记录位置和文件后缀等3种参数。该脚本将用于Vivado的non-project编译过程,被综合和布线脚本调用。define.tcl中定义了目标文件夹名称、信息记录位置、文件后缀类型、器件part等信息。findAllFiles.tcl脚本根据define.tcl中的参数搜索目标文件夹,当文件后缀类型参数(ext)为.hdl时,会搜索.v、.vh、.vhd、.sv等文件的路径和名称,原创 2021-04-13 14:41:42 · 3254 阅读 · 1 评论 -
同样的FIFO,不同的Data Order
在使用Xilinx FPGA时常用的两种FIFO例化方法包括使用IP Catalog和使用XPM。两种方法各有优缺点,个人更倾向于使用XPM的方式。使用这种方式可以非常方便的传递参数,修改设计时不像IP Catalog生成的FIFO那样繁琐。当FIFO的WRITE_WIDTH和READ_WIDTH相同时,两者使用时没有任何不同。但是当FIFO的输入输出端口位宽为非对称时,两者具有非常显著的区别,使用时要格外注意。以WRITE_WIDTH : READ_WIDTH = 1 : 4为例,向IP Cata原创 2021-01-09 21:43:44 · 439 阅读 · 1 评论 -
正则表达式在Vivado约束文件(xdc)中的应用
使用xdc文件进行管脚、位置、时序和属性等约束的时候,经常会使用各种get命令。Vivado提供了很丰富的匹配表达式,比如等于==、不等于!=、匹配=~、不匹配!~、<、>、<=、>=等等,这些表达式可以通过&&和||进行组合;同时还有大量的状态、属性和单元名称可用,比如DIRECTION、IN、IS_LOC_FIXED、IS_PRIMITIVE、NAME等等。 我在xdc文件中匹配目标的时候,在可行的情况下更倾向于使用正则表达式。本文就介绍一下我常...原创 2020-05-29 23:00:25 · 2347 阅读 · 0 评论 -
ISERDESE3新变化——对小众应用不再友好的FPGA
现在FPGA在人工智能、机器学习、大数据、异构计算等方面应用广、发展势头猛,当然也更赚钱,毕竟是未来的发展方向,也能卖的上量。相比当下红红火火的应用,传统领域就显得可怜巴巴了。一些以前在小众应用中很有用的设计,随着器件的升级逐渐被舍弃掉了。在我以前的应用中常使用IDELAY、ISERDES、OSERDES等,主要用于源同步数据传输和高速采样。在7系列器件中,ISERDESE2有一个O端口,被称...原创 2020-03-13 21:54:37 · 3305 阅读 · 2 评论 -
JESD204接口应用笔记——时钟
近期有个新项目接触了JESD204B接口。总体来说,这东西非常好用,也挺简单。使用过程中在时钟配置方面遇到一点小问题,顺便记录一下。原创 2020-03-02 23:47:00 · 5007 阅读 · 3 评论