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目录1. 时序参数1.1 ADC1.2 FPGA2. 延时计算2.1 计算延时所需的LMFC周期数前几天又重新复习了以下通过JESD204B SUBCLASS1实现确定性延时的过程。以前对部分参数的计算过程不甚理解，这次算是搞清楚了。学习JESD204B的时候阅读的是“Serial Interface for Data Converters” JESD204B的JULY 2011版本。该文档毕竟是一个标准文件，实现过程写的比较粗略，而且是指导性的，在实际工程实现过程中作用有限。当

2.通过SYSREF实现确定性延时（subclass 1） subclass 1主要通过SYSREF信号实现TX和RX设备之间LMFC的对齐，SYSREF信号必须被分配到所有的转换设备和逻辑设备。 通过使用高准确度的device clock和SYSREF信号，可以最小化延时的不确定度。规范强烈建议所有TX和RX设备的SYSREF信号都来自于同一个芯片。关于SYSREF和本地时钟的性能要求和调整能力在前面的文章中已经描述过了。 由于SYSREF有多种格式，比如周期的、单脉冲和多...

1. 简介 在JESD204系统中可能存在多个数据处理单元，这些单元分布在不同的时钟域，没有明确的延时关系。从而导致每次上电后、或重新建立连接后，各link之间的延时都可能不同。为了解决上述问题，JESD204B提供了两种途径，即SUBCLASS1和SUBCLASS2。 确定性延时是指：从TX端的基于帧的数据输入开始，到RX端接收并输出帧数据为止的延时，在每次上电后、或重新建立连接后都是一致的。该延时都是以frame clock为单位进行衡量的。规范要求该确定性延时是可编程的，其调整分辨...

1. 传输层 传输层将采样数据转换为不加扰得octet，JESD204提供以下几种转换方式。

4. SYSREF信号 在使用subclass1，且需要确定性延时的系统中，SYSREF信号应该接入到每个设备。每个设备都使用SYSREF信号来识别一个device clock的边沿，所有LMFC和frame clock都和该边沿对齐。由于LMFC和frame clock通常和character clock对齐，所以在调整LMFC和frame clock相位的同时，也应该调整charac...

1. Device Clock Device clock是JESD204系统中每个单元的时间参考。每个设备需要通过该时钟产生frame clock和multiframe clock。2. Frame clock和Local Multiframe Clock Frame clock时钟域作用于应用层和JESD204的链路层。 对于需要实现确定性延时的应用，或者使用多...

第一章：JESD204概述1. JESD204版本 JESD204接口是一种新的，用于连接逻辑器件和AD/DA转换器的串行接口，他有多个版本。 原始版本中，每个CONVERTER设备支持1个link，每个link一个lane。 版本A中，每个CONVERTER设备的串行接口可以包含一个或者多个lane，所有并行运行的，且使用相同数据格式的设备可以同步运行。 ...