统计次大值出现次数

最新推荐文章于 2024-09-13 22:19:03 发布

IC菜菜子

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分类专栏：手撕代码文章标签： verilog

本文链接：https://blog.csdn.net/yongjiuzhizhen666/article/details/118710472

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该博客介绍了如何使用Verilog设计一个模块，该模块接收10位随机数输入，并输出曾经出现的次大值以及其出现的次数。在testbench中验证了该设计，并提供了仿真波形结果。

摘要由CSDN通过智能技术生成

题目：一个模块，input有clk，rstn，10bit随机数，output为曾经出现过的次大值以及次大值出现的次数。

design：

module comp_secmax(
input clk,
input rstn,
input [9:0]data,
output reg [9:0] sec_max,
output reg [9:0] cnt_sec_max);

reg [9:0] data_in;
reg [9:0] max;
reg [9:0] cnt_max;

always @(posedge clk or negedge rstn)begin
if(!rstn)
	data_in<=10'd0;
else
	data_in<=data;
end

always @(posedge clk or negedge rstn)begin
if(!rstn)
	max<=10'd0;
else if(data_in>max)
	max<=data_in;
end

always @(posedge clk or negedge rstn)begin
if(!rstn)
	cnt_max<=10'd0;
else if(data_in>max)
	cnt_max<=10'd1;
else if(data_in==max)
	cnt_max<=cnt_max+1;
end

always @(posedge clk or negedge rstn)begin
if(!rstn)
	sec_max<=10'd0;
else if(data_in>max)
	sec_max<=max;
else if(data_in==max)
	sec_max<=sec_max;
else i