异步FIFO（寄存器存储）

最新推荐文章于 2022-11-09 16:17:17 发布

IC菜菜子

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分类专栏：手撕代码文章标签： fpga开发

本文链接：https://blog.csdn.net/yongjiuzhizhen666/article/details/120089503

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本文深入探讨了FPGA中的异步FIFO设计，包括其工作原理、存储结构和实现方法。通过实例解析，阐述了如何利用寄存器进行数据存储，以及如何处理时钟域交叉问题，确保数据在不同时钟域之间的正确传输和同步。同时，讨论了FIFO的读写指针管理和满空标志检测等关键环节，为FPGA开发者提供实用的参考。

摘要由CSDN通过智能技术生成

module async_fifo(
 rst_n,
 fifo_wr_clk,
 fifo_wr_en,
 fifo_full,
 fifo_wr_data,
 
 fifo_rd_clk,
 fifo_rd_en,
 fifo_rd_data,
 fifo_empty);
 
 input rst_n;
 input fifo_wr_en;
 input fifo_rd_en;
 input fifo_rd_clk;
 input fifo_wr_clk; 
 input [7:0] fifo_wr_data;
 output fifo_empty;
 output fifo_full;
 output reg [7:0] fifo_rd_data;
 
 reg [4:0] rdaddress;
 reg [4:0] wraddress;
 reg [15:0][7:0] memory ;
 
 wire [4:0] gray_rdaddress;
 wire [4:0] gray_wraddress;
 
 reg [4:0] sync_w2r_r1,sync_w2r_r2;
 reg [4:0] sync_r2w_r1,sync_r2w_r2;
 
 assign gray_rdaddress={1'b0,rdaddress[4:1]}^rdaddress;
 assign gray_wraddress={1'b0,wraddress[4:1]}^wraddress;
 
 assign fifo_empty = (gray_rdaddress==sync_w2r_r2);
 assign fifo_full = (gray_wraddress=={~sync_r2w_r2[4:3],sync_r2w_r2[2:0]});
 
always @(posedge fifo_rd_clk or negedge rst_n)begin
	if(!rst_n)begin
		rdaddress<=5'd0;
	//	memory[rdaddress[3:0]]<=8'bx;
		fifo_rd_data<&