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RSS订阅转载 TLK2711
TLK2711高速串行协议是一种基于点对点的单工协议，它以16 bit为一个基本的传输单位，数据被分成了高8位和低8位，因此每个控制字符都定义成了2 B(分别由D码和K码组成)，编码方式由2个控制信号TKMSB/RKMSB和TKLSB/RKLSB决定。协议的工作过程如图3所示 图3 TLK2711协议工作过程 系统上电或复位后，收发双方处于失步状态（在发送端复位后要保证接收端已处于接收状态）...
2021-06-23 11:21:23
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转载 时钟设计方案
在复杂的FPGA设计中，设计时钟方案是一项具有挑战性的任务。设计者需要很好地掌握目标器件所能提供的时钟资源及它们的限制，需要了解不同设计技术之间的权衡，并且需要很好地掌握一系列设计实践知识。不正确的设计或次优的时钟方案可能会导致在最好情况下较差的设计性能，或者在最坏情况下的随机和难以查找的错误。FPGA时钟资源指目标FPGA中大量与时钟有关的不同资源，如时钟类型（局部的和全局的）、频率限制和不同时钟管理器的抖动特性，以及能用于单个时钟域的时钟最大数量。本文介绍了时钟设计方案中的每个部分，并推荐了一些
2021-06-22 17:58:19
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原创 Vivado工程重建
实际工作中，在完成一个项目的过程中，往往会出现很多个中间版本，一般对于版本的管理就是上传git。而一个FPGA工程所需要占据的空间就有几百兆甚至更大，将整个工程上传git，显然是不现实的。这时候就需要对fpga工程进行简化，删除多余的文件，只留下必要文件供工程重建或者重新跑一下代码使用。这里简单介绍使用TCL脚本重构vivado工程，只需要利用vivado生成重建工程脚本和源文件，即可自动回复工程。具体操作如下：（1）生成tcl脚本打开需要被重建的vivado工程：在File下选择W...
2021-06-09 16:25:08
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原创 Aurora 8B/10B IP核接收数据少数
Aurora 8B/10B IP核配置参数如下：发送的数据为32'h11223344,32'h55667788,32'h99aabbcc,其余数据为0，vivado在线调试看到发出的数据是正确的；但是在接收端采到的数据如下图所示：然后一直找原因，（1）先是对了芯片引脚，可能没有仔细看接收端数据是高位在前还是低位在前，只是单纯的核对了一下rx[0]，rx[1]，tx[0]，tx[1]，结果都可以对上。（2）换vivado版本：接收端用的是vivado2016.1，然后把发送端也
2021-06-03 15:38:39
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Vivaod FFT IP核调试例子
2023-04-11
特权FPGA VIP视频图像开发套件例程详解2——DDR2控制器读写测试.pdf
2020-10-14
空空如也
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