高速EDA电路设计——FPGA电路逻辑的原理图方式设计与验证实验

最新推荐文章于 2022-10-18 14:02:22 发布
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文章标签： EDA
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该博客介绍了使用EDA技术进行FPGA电路设计与验证的实验，包括如何拼接4-16译码器以及设计不同计数器。实验详细讲解了如何利用3-8译码器组成4-16译码器，以及基于161计数器芯片设计M=12和M=20的计数器，并通过QuartusⅡ进行仿真验证。
摘要由CSDN通过智能技术生成

FPGA电路逻辑的原理图方式设计与验证

实验1：拼接4-16译码器

  • 用2片3-8 译码器拼接成4-16 译码器
  • 仿真验证电路的正确性
  • 注意观察输出信号的毛刺（竞争冒险）

我们让最高位输入IN_D接到片1的G2BN,接到片2的G1，这样若IN_D=0，则上方的芯片被选中，下方芯片被禁用，若IN_D=1，则相反。
电路逻辑设计如下：
实验1拼图

用QuartusⅡ仿真后得到：
实验1仿真

实验2-A：设计M=12的计数器

  • 用161计数器芯片，设计一个M=12的计数器
  • 上电后，对CLK信号，从0顺序计数到11，然后回绕到0
  • 当计数值为11的CLK周期，溢出信号OV输出一个高电平，其他周期OV信号输出0
  • 用波形仿真观察电路结果
    电路逻辑设计如下：
    实验2图
    用QuartusⅡ仿真后得到：
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