基于NEXYS 4 DDR开发版的verilog实现毫秒计数器

最新推荐文章于 2024-10-12 19:15:00 发布
最新推荐文章于 2024-10-12 19:15:00 发布
阅读量3.5k 收藏 39
点赞数 12
文章标签： NEXYS 4 DDR开发版 verilog
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/yzh4545/article/details/102967207
版权

实现设备：
1.笔记本
2.软件：Vivado
3.硬件：NEXYS 4 DDR开发版
实验要求
目的：
1.分时控制：七段数码管显示多个数字 2.分频：从100MHz时钟生成其他频率时钟 3.一个模块包括多个时钟：100MHz, 1KHz, 400Hz 4.二进制转换成十进制
实验要求：

  1. 计数器每毫秒增加1，范围从0~9999 (十进制)；
  2. 当reset按钮按下，计数器值清零；
  3. 用4个七段数码管显示计数器的值
    实验原理
    （一）分频原理：
    Nexys开发板的输入时钟是100MHz
    如果我们希望LED每秒闪烁一次，则需要一个2Hz的时钟。 LED每0.5秒改变一次状态 2Hz时钟的周期为0.5秒，高电平时间=低电平时间=0.25秒
    对于100MHz的时钟来说，0.25秒需要25M个周期。 25M个周期意味着从0计算到24,999,999 24,999,999用二进制表示需要25-bit。

（二）实验内容：

  1. 4个七段数码管的刷新频率为100Hz，即每个数码管显示时间为0.0025(1/100/4)秒。
  2. 同一时间只打开一个数码管。定义一个2-bit的计数器，当计数器值为2’b00，打开第1个数码管；当计数器值为2’b01，打开第2个数码管，以此类推；
  3. 定义一个16-bit的变量timer保存计数器的值，该timer[3:0]用于个位，timer[7:4]用于十位，以此类推。

verilog代码：

//
//School: neusoft
// Engineer: yzh
/
module timer(
    input clk,
    input reset_n,
    output reg [15:0] timer,
    output reg [6:0] seg,
    output reg [7:0] AN

    );
reg clk1k;  // 1KHz时钟
reg [15:0] cnt1k;  // 用于产生1KHz时钟的计数器
reg clk400;  // 400Hz时钟
reg [16:0] cnt400;  // 用于产生400Hz时钟的计数器
reg [1:0] cnt_seg;  // 用于控制4个数码管开关
reg [3:0] seg_data;  // 数码管显示的数字


always @(posedge clk) begin
   if (reset_n == 1'b0) begin
           cnt1k <= 0; clk1k <= 1'b0;
   end
   else begin
            if (cnt1k >= 49999) begin
               cnt1k <= 16'd0; clk1k = ~clk1k;
            end
            else begin cnt1k <= cnt1k + 1;
            end
    end
 end

always @(posedge clk) begin
   if (reset_n == 1'b0) begin
           cnt400 <= 0; clk400 <= 1'b0;
   end
   else begin
            if (cnt400 >= 124999) begin
               cnt400 <= 17'd0; clk400 = ~clk400;
            end
            else begin
             cnt400 <= cnt400 + 1;
            end
   end
 end
    
always @(posedge clk1k,negedge reset_n) begin
   if  ( reset_n == 1'b0) begin
        timer <= 16'd0;
   end
   else  begin
       
        timer[3:0] <= timer[3:0] + 1;
  
        if(timer[3:0]==10) begin
           timer[7:4]<=timer[7:4]+1;
           timer[3:0]<= 0;
        end
        else if(timer[7:4]==10) begin
           timer[11:8]<=timer[11:8]+1;
           timer[7:4]<= 0;
       end
       else if(timer[11:8]==10) begin
           timer[15:12]<=timer[15:12]+1;
           timer[11:8]<= 0;
        end
        else if(timer[15:12]==10)begin
      
            timer[15:12]<= 0;
         end
    end
end

always @(posedge clk400  ) begin
    if (reset_n == 1'b0) begin
        cnt_seg <= 2'b00;
      
    end
    else begin
        cnt_seg <= cnt_seg + 1;
      
    end
end

always @(cnt_seg)
begin
  
  case (seg_data )
  4'd0 : seg <= 7'b0000001;   //0
  4'd1 : seg <= 7'b1001111;   //1
  4'd2 : seg <= 7'b0010010;   //2
  4'd3 : seg <= 7'b0000110;   //3
  4'd4 : seg <= 7'b1001100;   //4
  4'd5 : seg <= 7'b0100100;   //5
  4'd6 : seg <= 7'b0100000;   //6
  4'd7 : seg <= 7'b0001111;   //7
  4'd8 : seg <= 7'b0000000;   //8
  4'd9 : seg <= 7'b0000100;   //9
  default : seg <= 7'b0000001;   //0
        endcase
 
 case (cnt_seg)
  2'b00: begin AN<= 8'b11111110;seg_data<=timer[3:0] ; end
  2'b01: begin AN<= 8'b11111101;seg_data<=timer[7:4]; end
  2'b10: begin AN <= 8'b11111011;seg_data<=timer[11:8] ; end
  2'b11: begin  AN <= 8'b11110111; seg_data<=timer[15:12]; end
   default:AN <= 8'b11110000;
   endcase
   
  if(reset_n == 1'b0) 
  begin
       AN <= 8'b11110000;
       seg_data<=0;
  end
  
end
endmodule

约束文件：

## Clock signal
set_property -dict { PACKAGE_PIN E3    IOSTANDARD LVCMOS33 } [get_ports { clk }]; #IO_L12P_T1_MRCC_35 Sch=clk100mhz
create_clock -add -name sys_clk_pin -period 10.00 -waveform {0 5} [get_ports {clk}];
## LEDs

set_property -dict { PACKAGE_PIN H17   IOSTANDARD LVCMOS33 } [get_ports {timer[0] }];# IO_L18P_T2_A24_15 Sch=led[0]
set_property -dict { PACKAGE_PIN K15   IOSTANDARD LVCMOS33 } [get_ports {timer[1] }];# IO_L24P_T3_RS1_15 Sch=led[1]
set_property -dict { PACKAGE_PIN J13   IOSTANDARD LVCMOS33 } [get_ports {timer[2] }];# IO_L17N_T2_A25_15 Sch=led[2]
set_property -dict { PACKAGE_PIN N14   IOSTANDARD LVCMOS33 } [get_ports {timer[3] }];# IO_L8P_T1_D11_14 Sch=led[3]
set_property -dict { PACKAGE_PIN R18   IOSTANDARD LVCMOS33 } [get_ports {timer[4] }];# IO_L7P_T1_D09_14 Sch=led[4]
set_property -dict { PACKAGE_PIN V17   IOSTANDARD LVCMOS33 } [get_ports {timer[5] }]; #IO_L18N_T2_A11_D27_14 Sch=led[5]
set_property -dict { PACKAGE_PIN U17   IOSTANDARD LVCMOS33 } [get_ports { timer[6] }]; #IO_L17P_T2_A14_D30_14 Sch=led[6]
set_property -dict { PACKAGE_PIN U16   IOSTANDARD LVCMOS33 } [get_ports {timer[7] }]; #IO_L18P_T2_A12_D28_14 Sch=led[7]
set_property -dict { PACKAGE_PIN V16   IOSTANDARD LVCMOS33 } [get_ports {timer[8] }]; #IO_L16N_T2_A15_D31_14 Sch=led[8]
set_property -dict { PACKAGE_PIN T15   IOSTANDARD LVCMOS33 } [get_ports { timer[9] }]; #IO_L14N_T2_SRCC_14 Sch=led[9]
set_property -dict { PACKAGE_PIN U14   IOSTANDARD LVCMOS33 } [get_ports {timer[10] }]; #IO_L22P_T3_A05_D21_14 Sch=led[10]
set_property -dict { PACKAGE_PIN T16   IOSTANDARD LVCMOS33 } [get_ports {timer[11] }]; #IO_L15N_T2_DQS_DOUT_CSO_B_14 Sch=led[11]
set_property -dict { PACKAGE_PIN V15   IOSTANDARD LVCMOS33 } [get_ports {timer[12] }]; #IO_L16P_T2_CSI_B_14 Sch=led[12]
set_property -dict { PACKAGE_PIN V14   IOSTANDARD LVCMOS33 } [get_ports {timer[13] }]; #IO_L22N_T3_A04_D20_14 Sch=led[13]
set_property -dict { PACKAGE_PIN V12   IOSTANDARD LVCMOS33 } [get_ports {timer[14] }]; #IO_L20N_T3_A07_D23_14 Sch=led[14]
set_property -dict { PACKAGE_PIN V11   IOSTANDARD LVCMOS33 } [get_ports {timer[15]}];
##7 segment display

set_property -dict { PACKAGE_PIN T10   IOSTANDARD LVCMOS33 } [get_ports { seg[6] }];# IO_L24N_T3_A00_D16_14 Sch=ca
set_property -dict { PACKAGE_PIN R10   IOSTANDARD LVCMOS33 } [get_ports { seg[5] }]; #IO_25_14 Sch=cb
set_property -dict { PACKAGE_PIN K16   IOSTANDARD LVCMOS33 } [get_ports { seg[4] }]; #IO_25_15 Sch=cc
set_property -dict { PACKAGE_PIN K13   IOSTANDARD LVCMOS33 } [get_ports { seg[3] }]; #IO_L17P_T2_A26_15 Sch=cd
set_property -dict { PACKAGE_PIN P15   IOSTANDARD LVCMOS33 } [get_ports { seg[2] }]; #IO_L13P_T2_MRCC_14 Sch=ce
set_property -dict { PACKAGE_PIN T11   IOSTANDARD LVCMOS33 } [get_ports { seg[1] }]; #IO_L19P_T3_A10_D26_14 Sch=cf
set_property -dict { PACKAGE_PIN L18   IOSTANDARD LVCMOS33 } [get_ports { seg[0] }]; #IO_L4P_T0_D04_14 Sch=cg
set_property -dict { PACKAGE_PIN J17   IOSTANDARD LVCMOS33 } [get_ports { AN[0] }];# IO_L23P_T3_FOE_B_15 Sch=an[0]
set_property -dict { PACKAGE_PIN J18   IOSTANDARD LVCMOS33 } [get_ports { AN[1] }];# IO_L23N_T3_FWE_B_15 Sch=an[1]
set_property -dict { PACKAGE_PIN T9    IOSTANDARD LVCMOS33 } [get_ports { AN[2] }];# IO_L24P_T3_A01_D17_14 Sch=an[2]
set_property -dict { PACKAGE_PIN J14   IOSTANDARD LVCMOS33 } [get_ports { AN[3] }];# IO_L19P_T3_A22_15 Sch=an[3]
set_property -dict { PACKAGE_PIN P14   IOSTANDARD LVCMOS33 } [get_ports { AN[4] }];# IO_L8N_T1_D12_14 Sch=an[4]
set_property -dict { PACKAGE_PIN T14   IOSTANDARD LVCMOS33 } [get_ports { AN[5] }]; #IO_L14P_T2_SRCC_14 Sch=an[5]
set_property -dict { PACKAGE_PIN K2    IOSTANDARD LVCMOS33 } [get_ports { AN[6] }];# IO_L23P_T3_35 Sch=an[6]
set_property -dict { PACKAGE_PIN U13   IOSTANDARD LVCMOS33 } [get_ports { AN[7] }]; #IO_L23N_T3_A02_D18_14 Sch=an[7]
基于Nexys4 DDR的温度数码管实时显示
QQ_778132974的博客
04-30 2640
实验用的开发板是Nexys4DDR,软件环境vivado2018.2 实现功能是：通过板子上的温度传感器通过数码管实时显示温度，用VHDL写的。 效果如下图所示： 开发板上的模块只有温度传感器和数码管，温度传感器的使用参照官网的教程，看懂官网实例中传感器模块部分就可以做出来，我这里也有整个工程文件，需要的找我要。 RTL如下： 本实验需要注意的两个地方： 1、数码管同时显示多个数码管时，采用的......
基于Nexys 4 DDR的数字时钟设计
DaxqScratch的博客
09-26 328
综上所述，我们设计了一个基于Nexys 4 DDR开发板的数字时钟，通过FPGA实现了精确的时间显示功能。这个设计可以扩展和定制，添加更多的功能和外设，如闹钟、温度显示等，以满足不同的需求。当计数器达到每秒钟的计数值时，我们分别更新秒数、分钟数和小时数的寄存器，并进行相应的复位操作。时钟模块使用FPGA的时钟信号作为输入，并实现对时钟信号的分频和计数操作。完成硬件烧录后，我们可以通过按下开发板上的按键，观察数码管上显示的时间。在顶层模块中，我们实例化了时钟模块，并将其输出连接到数码管的显示逻辑。
基于nexys4 ddr的数字时钟
12-08
利用nexys4开发板实现数字时钟、秒表和闹钟。利用拨码开关选择对应功能。开发环境Vivado2015.2
verilog将100mhz分频为1hz_已知Nexys4开发板外部时钟信号频率为100MHz，数字钟用来产生秒信号的时钟信号频率为1Hz，若采用计数器对100MHz的外部时钟分频得到1Hz的秒信号，...
weixin_39684235的博客
12-18 1390
【简答题】设计题 两台三相异步电动机,均为单向旋转,对其电气控制有如下要求: (1) 两台电动机能互不影响地独立控制其起动和停止; (2) 又能同时控制两台电动机的起动和停止; (3) 当第一台电动机过载时,只使本机停转;但当第二台电动机过载时,则要求两台电动机同时停转。 (4) 设置必要的电气保护。【填空题】三相异步电动机常用的减压起动方法有定子绕组串电阻减压起动、( )、( )...
Vivado 之 Nexys4 DDR 实验
Krismile0205的博客
07-06 1210
Vivado 之 Nexys4 DDR 实验
基于nexys4开发板的时钟芯片
02-26
基于nexys 4开发板平台，用vivado编程软件用verilog语言实现时钟芯片的设计
verilog实现的毫秒级计时器
老妪的备忘录
05-29 6566
使用开发板完成毫秒级的计时器。范围从0.000s ~ 9.999s, 之后自动溢出回到0.000s。用4位7段数码管显示计时时间，秒单位要有小数点。用1个开关控制计时开始和停止。停止时，触发inc的button一次，对应时间增加1ms。Reset按钮点击后，时间恢复到0.000s。 原理      1 状态转换图    2 计时器加1计算显示数字的电
verilog秒表计时器
06-23
电子表指示的时间由nexys4 DDR开发板的8个数码管显示，从左到右数码管的前两个显示小时（范围0-24），第3-4个数码管显示分（范围0-59，计数到60，向小时位进1），第5-6个数码管显示秒（范围0-59，计数到60向分位进1...
数码管显示速成：静态与动态显示的差异及实现技巧
![数码管显示速成：静态与动态显示的差异及实现技巧]...最后，通过实际项目案例，展示了数码管显示技术在多领域中的应用与实践，为相关领域的研究和开发
关于FPGA的一些专用术语和coding事项
最新发布
杨飞的博客
10-12 1009
在 FPGA (Field-Programmable Gate Array) 设计流程中，Floorplanner 是一个重要的工具，用于进行物理设计阶段的布局规划。Floorplanner 工具可以帮助设计者优化 FPGA 设计的物理布局，以满足特定的性能指标，如时序、功耗和面积等。示例：假设你正在使用一个特定的 FPGA 开发工具，比如 Xilinx Vivado 或 Altera Quartus II，Floorplanner 会是这些工具套件的一部分，用于完成物理设计阶段的工作。
DIGILENT官方指导手册（中文）_你的Nexys 4DDR第一个入门实验
03-12
Nexys4-DDR采用了Xilinx Artix-7 FPGA芯片，它是一款简单易用的数字电路开发平台，可以支持 在课堂环境中来设计一些行业应用。大规模、高容量的FPGA, 海量的外部存储, 各种USB、以太 网、以及其它接口, 这些让Nexys4-DDR 能够满足从入门级组合逻辑电路到强大的嵌入式系统的设 计。同时，板上集成的加速度、温度传感器，MEMs数字麦克风，扬声器放大器以及大量的I/O设 备，让Nexys4-DDR不需要增添额外组件而用于各种各样的设计
用7段共阳数码管显示任意一个4位数的verilog程序
12-04
用7段共阳数码管显示任意一个4位数的verilog程序，如果你的数码管是共阴极，你知道怎么改。另外，把要显示的数N改成输入，就可以加到其他模块里面去被调用了。
【DE2-115实践手册】：管脚图实战应用，一步到位
在实战项目部分，本文展示了如何利用管脚图开发简单输入输出和复杂功能模块，包括LED控制、按钮读取、VGA视频输出和SD卡接口实现等。另外，文中还探讨了管脚图的高级技巧、调试方法、版本控制，以及
VERILOG实现四位七段数码管显示
热门推荐
lyqdy的博客
03-02 5万+
// //filename: dyp.v //author: lyq //Date: 2016.3.2 9:36 // //Lattice XP2-17 DEMO BOARD //4位七段带小数点数码管显示控制模块 // //clk: 50M //d1~d4, d[7]-dp, d[6:0]-ASCII or digit //sel[3:0]: 位选 //seg[7:0]: 段码 a~g, dp
Verilog-控制FPGA数码管上多位数字的显示
wzcboy1的博客
12-22 2187
verilog，数码管数字的显示
数码管显示电路的Verilog HDL实现
fannics的专栏
11-05 2万+
想用FPGA控制4位8段数码管分别显示数字1、2、3、4。假设位选信号为低有效，当位选有效时，段选为0对应的二极管段被点亮。程序如下：   module LED_Display(clk,seg,dp,an);        input clk;        //输入时钟        output[6:0] seg;      //7个公共段选信号，从低到高对应七段数码管的ABCDEFG
2-3 Verilog 7 段译码器（动态显示）
hyhop150的专栏
04-22 1万+
Verilog 学习过程 7段译码管动态态显示
基于Nexys4DDR的数字时钟设计
QQ_778132974的博客
12-29 1689
本工程使用verilog编码。 一、功能描述如下： 设计一个多功能数字时钟，有基本的数字时钟、秒表、闹钟三个功能。其中，数字时钟可设置，秒表可以暂停和清零，闹钟可设置，到达设定时间后LED灯亮。 二、具体说明 1，数字时钟： 当拨码开关为“00”状态时，对应功能为数字时钟状态。当按下一次设置键时，可以使用加减键设置小时，再次按下设置键时，可以使用加减键设置分钟。第三次按下设置键，返回正常数字时钟状态。 2，秒表功能： 当拨码开关为“01”状态时，对应功能为秒表。对应显示状态为“SS.0D”，这
数码管显示模块代码实现
findone2的博客
07-16 1977
数码管显示模块： 3.6.1，数码管显示模块的框图： 3.6.2，数码管显示的 VerilogHDL 源代码： module display (clk_1,lch,reset,jishi,fee,hex0,hex1,hex2,hex4,hex5,hex6,hex7); input clk_1,lch,jishi,fee,reset; output hex0,hex1,hex2, hex4, hex5, hex6, hex7; wire reset; wire [7:0] lch; wire [7:0] ji
基于Nexys4DDR开发板的OV7670灰度实时监控实现
Nexys4DDR是一款由Digilent公司推出的基于Xilinx Artix-7 FPGA的开发板，它具备丰富的I/O接口和资源，适合进行各种数字设计实验和原型开发。OV7670是一款CMOS图像传感器，能够捕获640x480分辨率的图像，其简单的数字...
评论 3
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值