DDR学习笔记（一）-FPGA驱动DDR时时钟、突发长度的关系

      在使用FPGA驱动DDR2时，如果使用IP核例化接口驱动，需了解以下数据关系：

      如果DDR2的驱动时钟是200MHz，则DDR2实际工作在400MHZ，如果IP核（DDR控制器）数据接口工作时钟是100MHz，那么IP核（DDR控制器）接口数据宽度是DDR2颗粒数据宽度的4倍。例如，如果DDR2颗粒是16bit，那么DDR控制器数据接口就是64bit。从这里也可以得出DDR2的突发长度为4，同样的道理可以得出DDR3的突发长度一般是8。

      在altera FPGA中，使用IP核时，相关设置如下：

      在图中，DDR2的数据位宽是32bit，则根据相关关系自动算出的DDR2控制器的接口数据宽度是128bit，突发长度是4。

        所谓突发读写是指，当给DDR指定一个地址以后，随着clock的增加和突发长度（Burst Length）的设置，DDR的内部会自动递增被指定的地址。