学习日志之Microelectronic（12）——VHDL无限制综合和有限制综合

VHDL的综合的意义在于将程序转变为实际的电路，在实际的电路中各个元器件都会有参数和限制使得其运行并不会那么完美。所以为了得到更实际的电路并且了解逻辑电路细节的性能信息，我们需要synthesis这个步骤来生成各种不同的report。在这一步中编译器的功能还有一个就是对实际的电路进行优化，这就是synthesis and optimization中的内容了。
在synopsys可运行的脚本程序以及注释如下：

#analyze vhdl file 
analyze -library WORK -format vhdl {/home/ms20.11/Desktop/zch_home/lab3/cap3/register_without_windowing/LAB03_1.1/registerfile.vhd}

#elaborate vhdl file
elaborate REGISTER_FILE -architecture BEHAVIORAL -library DEFAULT -parameters "nbit_address = 5, nbit_data = 64"

#create clock construction
create_clock -name "CLK" -period 2 CLK
set_max_delay 2 -from [all_inputs] -to [all_outputs]

#compile without optimization
compile

#generate report
report_timing > non_op_timing.rpt
report_area > non_op_area.txt

#optimization
compile -exact_map -map_effort high -area_effort high -power_effort high

#generate report
report_timing > op_timing.rpt
report_area > op_area.txt

#generate optimized Post-synthesis netlist
write -hierarchy -format vhdl -output /home/ms20.11/Desktop/zch_home/lab3/cap3/register_without_windowing/LAB03_1.1/op_post_syn_netlist.vhdl

在本次实验中，post-synthesis netlist这个词困扰了我很久。上网也没查到，最后才知道这个其实做的事就是将所有的HDL文件合并成一个HDL文件，这个事情不需要自己手动做，直接在GUI中save as选择生成VHDL文件即可。
另外一个困惑的点是，这个优化怎么在这个编译器中做，之前找了很久。这个优化是在设置完constrain之后进行编译的时候弄的，然后synthesizer会自动给你选择middium等级的优化，然后自己可以手动选择优化的等级。然后编译的时候就会产生基于优化算法的电路连接结构。