什么是back annotation

该术语通常用于连接网表仿真和STA，其中通过网表中每个单元的传播延迟被称为sdf（synopsys delay format）文件的特殊文件中指定的延迟值所覆盖。在网表仿真过程中，将给定源的延迟置于网表中的库单元上的过程称为反向注释。通常，对应于网表中每个单元的延迟值将来自仿真库，即库单元的Verilog模型。但是这些延迟不是单元的实际延迟，因为每个延迟都是在不同环境，不同物理位置，不同负载，不同扇入中的网表中实例化的。网表中两个相似单元在两个不同物理位置的延迟取决于上述因素，芯片可能会显着不同。因此，为了使网表中的单元有实际的延迟，通过EDA工具可以写出SDF，EDA工具可以是综合工具或布局工具等。其中包含网表中每个库单元的每个实例的延迟。在仿真或静态时序分析期间，网表中的每个单元都将读取其相应的延迟，或者更确切地说是从SDF文件中“注释”。

SDF文件包含与网表中每个单元相对应的每个时间弧的延迟值。 SDF文件中的这些延迟值是在网表的给定条件下提取的。可能是SDF刚好对应于一个综合后的网表，并且根据某些导线负载模型估算了导线负载，也可能是SDF对应了已布局的Neltist，其中单元有实际位置，实际负载，实际的金属线连接到单元。

网表是由组件组成的电路的文字描述。组件通常是门，因此网表通常是门的连接。网表也可以是电阻器，电容器或晶体管的连接，当在诸如spice的模拟仿真工具中使用时，这就是网表。本网站的范围仅限于“门”级网表。网表可以手工编写，但更一般地，其输出的过程称为综合。在这种情况下，网表对应于以HDL编写RTL的设计的描述。然后，网表应执行与相应的HDL代码相同的功能。

然后将综合工具之外的网表送到布局工具中，以生成芯片的布局。在此过程中，可以修改网表，但功能上仍与其对应的HDL代码相同。布局完成后由布局工具编写的网表通常称为post-layout-netlist。布局前网表和布局后网表之间的显着区别是在布局后网表中包含“时钟树缓冲区”。

重要的是需要注意，布局工具还能够直接接受HDL代码作为输入，而不是由综合工具生成的网表。这意味着布局工具现在也可以执行综合。