avalon_to_axilite（avalon为主端）

最新推荐文章于 2024-08-20 09:35:40 发布

傻智智爱吃糖

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文章标签： fpga开发

本文链接：https://blog.csdn.net/zhangkui469226425/article/details/130527231

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本文详细介绍了如何将Avalon总线接口转换为AXI-Lite主端接口的过程，适用于FPGA开发。内容涵盖两者之间的差异、转换步骤以及在实际设计中的应用考虑。

摘要由CSDN通过智能技术生成


`timescale 1 ps / 1 ps

module avalon_to_axilite( 
   input                           avalon_clk        ,
   input                           avalon_rst        ,  
   input            [11 :0]        avalon_address    ,//
   input                           avalon_write      ,//
   input                           avalon_read       ,//
   output  reg      [31:0]         avalon_readdata   ,//
   input            [31:0]         avalon_writedata  ,//
   output  reg                     avalon_waitrequest,//
   output  reg                     avalon_readdatavalid ,//                                     
       
   //axi if
   output  wire                    axi_aclk           , //
   output  wire                    axi_aresetn        , //
   output  reg     [31:0]          axi_awaddr         , //
   output  wire    [2:0]           axi_awprot         , //
   output  reg                     axi_awvalid        , //   
   input   wire                    axi_awready        , // 
   output  reg     [31:0]          axi_wdata          , //
   output  reg     [3:0]           axi_wstrb          , //
   output  reg                     axi_wvalid         , //     
   input   wire                    axi_wready         , //
   input   wire    [1:0]           axi_bresp          , //
   input   wire                    axi_bvalid         , //  
   output  reg                     axi_bready         , //
   output  reg     [31:0]          axi_araddr         , //
   output  wire    [2:0]           axi_arprot         , //
   output  reg                     axi_arvalid        , //  
   input   wire                    axi_arready        , //
   input   wire    [31:0]          axi_rdata          , //
   input   wire    [1:0]           axi_rresp          , //
   input   wire                    axi_rvalid         , //
   output  reg                     axi_rready           //
	   
);

//****************************************************************  
wire    avalon_chipselect;
assign  avalon_chipselect =1'b1;

reg        cpu_wr_en   ;
reg        cpu_wr_en_d1;
reg [31:0] cpu_wr_data ;
reg [11:0] cpu_addr    ;
reg        cpu_rd_en   ;
reg        cpu_rd_en_d1