基于FPGA的UART回环设计（1）

最新推荐文章于 2023-09-12 16:58:28 发布
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分类专栏： FPGA 文章标签： fpga
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基于FPGA的UART接收设计

UART回环设计系统框图

首先介绍一下接下来几篇博客是设计一个串口循环的小项目，串口的电路与详细的协议这里不再介绍。详细绝大多数同学都明白。本次使用的硬件环境与软件环境如下：

FPGA开发板：米联客MA7035FA 100T版本
软件环境：vivado2019.1

我们要养好良好的FPGA设计习惯，首先是进行模块化设计画出实验的框图，然后对实验框图中的每个小模块进行时序设计。只有养成了良好的设计习惯才可能在复杂项目中不至于茫然无措，本次实验的实验框图如下：
在这里插入图片描述
通过观察实验框图可以看出此次项目需要设计两个模块，分别是uart_rx和uart_tx模块。这篇文章我们主要设计uart_rx模块，设计的详细过程如下。

uart_rx模块的时序图

因为FPGA程序特别考验逻辑性，没有好的逻辑几乎寸步难行，所以一个很好的方法是先把模块的时序图画出来。所以，uart_rx模块的时序图如下：
在这里插入图片描述
从时序图中可以看出，我们采用的主要是线性序列机的设计方法，有关线性序列机的概念我们这里不多赘述。

uart_rx模块的代码实现

相信有了上述的时序图，各位同学们就很容易可以设计出来相应的代码了。这里废话不多说，直接附上我写的代码，大家对应时序图和代码可以很容易看懂：

`timescale 1ns / 1ps
// *********************************************************************************
// Project Name : OSXXXX
// Author       : zhangningning
// Email        : nnzhang1996@foxmail.com
// Website      : 
// Module Name  : uart_tx.v
// Create Time  : 2020-01-04 13:01:46
// Editor       : sublime text3, tab size (4)
// CopyRight(c) : All Rights Reserved
//
// *********************************************************************************
// Modification History:
// Date             By              Version                 Change Description
// -----------------------------------------------------------------------
// XXXX       zhangningning          1.0                        Original
//  
// *********************************************************************************
   

module uart_rx(
    input                   sclk            ,
    input                   rst_n           ,
    input                   rx              ,
    output  reg             po_flag         ,
    output  reg     [ 7:0]  po_data                
);
 
//========================================================================================\
//**************Define Parameter and  Internal Signals**********************************
//========================================================================================/
parameter   BAUD_NUM        =       433     ;       

reg                         rx1             ;
reg                         rx2             ;
reg                         rx2_reg         ;
reg                         rx_flag         ;
reg                 [14:0]  cnt_baud        ;
reg                 [ 3:0]  bit_cnt         ;
reg                         bit_flag        ;


 
//========================================================================================\
//**************     Main      Code        **********************************
//========================================================================================/
always @(posedge sclk) 
    rx1             <=          rx;

always @(posedge sclk)
    rx2             <=          rx1;
    
always @(posedge sclk)
    rx2_reg         <=          rx2; 
    
always @(posedge sclk or posedge rst_n)
    if(rst_n == 1'b0)
        rx_flag         <=          1'b0;
    else if(bit_cnt == 4'd8 && bit_flag == 1'b1)
        rx_flag         <=          1'b0;    
    else if(rx2 == 1'b0 && rx2_reg == 1'b1)
        rx_flag         <=          1'b1;
    else
        rx_flag         <=          rx_flag;

always @(posedge sclk or negedge rst_n)
    if(rst_n == 1'b0)
        cnt_baud        <=          'd0;
    else if(rx_flag == 1'b0 || cnt_baud == BAUD_NUM)
        cnt_baud        <=          'd0;
    else if(rx_flag == 1'b1) 
        cnt_baud        <=          cnt_baud + 1'b1;
    else
        cnt_baud        <=          cnt_baud;
        
always @(posedge sclk or negedge rst_n)
    if(rst_n == 1'b0)
        bit_flag        <=          1'b0;
    else if(cnt_baud == BAUD_NUM/2)
        bit_flag        <=          1'b1;
    else
        bit_flag        <=          1'b0;

always @(posedge sclk or negedge rst_n)
    if(rst_n == 1'b0)
        bit_cnt         <=          4'd0;
    else if(bit_cnt == 4'd8 && bit_flag == 1'b1)
        bit_cnt         <=          4'd0;
    else if(bit_flag)
        bit_cnt         <=          bit_cnt + 1'b1;
    else
        bit_cnt         <=          bit_cnt;

always @(posedge sclk or negedge rst_n)
    if(rst_n == 1'b0)
        po_data         <=          8'd0;
    else if(bit_flag == 1'b1) 
        po_data         <=          {rx2,po_data[7:1]};
    else
        po_data         <=          po_data;

always @(posedge sclk or negedge rst_n)
    if(rst_n == 1'b0)
        po_flag         <=          1'b0;
    else if(bit_cnt == 4'd8 && bit_flag == 1'b1) 
        po_flag         <=          1'b1;
    else
        po_flag         <=          1'b0;    
    

endmodule

强烈建议大家使用我上述的代码风格，对应时序图看简洁明了。

uart_rx测试模块的代码设计

如果只有上面的模块代码，对于一些刚入门的同学来说不容易观察也不容易调试，所以我将程序的测试代码附上。同学们联系两个程序，可以很容易的学会uart_rx模块的设计方法。

`timescale 1ns / 1ps
`define     CLOCK   20
// *********************************************************************************
// Project Name : OSXXXX
// Author       : zhangningning
// Email        : nnzhang1996@foxmail.com
// Website      : 
// Module Name  : uart_tx_tb.v
// Create Time  : 2020-01-04 13:35:06
// Editor       : sublime text3, tab size (4)
// CopyRight(c) : All Rights Reserved
//
// *********************************************************************************
// Modification History:
// Date             By              Version                 Change Description
// -----------------------------------------------------------------------
// XXXX       zhangningning          1.0                        Original
//  
// *********************************************************************************

module uart_rx_tb();

reg                     sclk            ;
reg                     rst_n           ;
reg                     rx              ;
wire                    po_flag         ;
wire         [ 7:0]     po_data         ;

initial begin
    sclk        <=          1'b0;
    rst_n       =           1'b0;
    rx          =           1'b1;
    #(100*`CLOCK)
    rst_n       =           1'b1;
    data_send(0);
    data_send(1);
    data_send(2);
    data_send(3);
    data_send(4);
    data_send(5);

    data_send(10);
    data_send(11);
    data_send(12);
    data_send(13);
    data_send(14);
    data_send(15);

    data_send(100);
    data_send(101);
    data_send(102);
    data_send(103);
    data_send(104);
    data_send(105);
end
always  #(`CLOCK/2)         sclk        <=          ~sclk;

task  data_send ;
    input       [ 7:0]          data        ;
    integer                     i           ;           
    begin
        rx          <=          1'b0        ;
        #(433*`CLOCK);         
        for(i = 0;i <= 7;i = i+1)begin               
            rx      <=          data[i];
            #(433*`CLOCK); 
        end
         rx          <=          1'b1        ;
        #(433*`CLOCK); 
    end
            


endtask

uart_rx uart_rx_inst(
    .sclk               (sclk               ),
    .rst_n              (rst_n              ),
    .rx                 (rx                 ),
    .po_flag            (po_flag            ),
    .po_data            (po_data            )       
);

endmodule

测试模块使用了一个较常用的语法，即task语句。相信大家从上面的程序中可以学到task的使用规则。

结束语

对文章有什么看法或者需要更近一步交流的同学，可以加入下面的群：
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基于FPGA的UART串口通信数据回环实验
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一、所需要的材料。 硬件：Zybo Z7-20开发板、USB转TTL模块、排线（4根）、排针（4个）。 软件：Vivado 2018.3、串口调试助手、USB驱动。 二、代码部分以及如何导入Vivado 2018.3。 说明：本文代码部分基于正点原子bilibili官方视频的讲解。（【正点原子】手把手教你学FPGA-基于达芬奇FPGA开发板 A7_哔哩哔哩_bilibili）。 代码获取：链接：https://pan.baidu.c...
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上期介绍了串行通信的基本概念，本文就介绍了UART的实现。提示：以下是本篇文章正文内容，下面案例可供参考例如：以上就是今天要讲的内容，本文仅仅简单介绍了pandas的使用，而pandas提供了大量能使我们快速便捷地处理数据的函数和方法。
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基于FPGA的UART 设计
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基于FPGA的UART设计顶层设计 顶层设计 // A code block var foo = ‘bar’
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南京邮电大学课程设计uart串行通信控制器代码实现，实现了带回环功能的uart协议的串行通信，分为接收发送两个模块。
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根据pcie协议，数据链路层的功能为创建或解析DLLP包（数据链路层包）以及检验纠错，总而言之就是要确保数据传输的质量。我们对物理层做一些修改，在（一）中，数据的采集发生在BPS_CNT/2处，对系统时钟计数BPS_CNT次，即接受1bit数据，理论上在计数的中心时刻采样到的数据是最稳定的，但实际情况是数据可能在任意时刻发生跳变，仅仅进行一次采样是不可靠的。方法有很多种，其中之一可以将BPS_CNT九等分，进行九次采样，如下所示： parameter CLK_FREQ = 50000000;
FPGA uart串口回环实验
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实验的核心目标是实现UART回环功能。回环测试是指发送的数据经过UART接口传输后，返回到同一接口的接收端，形成一个闭环。这通常用于检查UART通信链路的正确性，包括数据传输、时钟同步以及帧格式等。 首先，我们...
UART回环测试 Verilog设计
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一次Trig写入一个Byte的数据，没有做寄存器或者FIFO来缓存。
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利用vivado编写FAGA的UART.zip
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利用vivado在xilinx的板子上实现，能够实现有无奇偶校验位，stop位数可调，数据位数可调，RX错误验证可调等功能，包含解说实验报告和代码解说。
实测亲测xilinx fpga uart 串口rs232例子实例工程，不出错发送接收数据测试，节省资源3根线串口，可以学习ip core用法verilog写
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实测亲测xilinx fpga uart 串口rs232例子实例工程，ISE打包工程，不出错发送接收数据测试，无状态机，节省资源3根线串口，可以学习rs232串口和倍频ip core用法，字节编写，用verilog编写 基于一个xilinx的学习板子，具体io配置请看工程，测试内容内容是 pc 用 uart rs232发一个字节到fpga，fpga收到之后马上把字节加1发回给pc，uart的波特率是50m时钟，用到了ise的pll倍频，可以学习pll用法，uart 的 verilog 代码没有用到状态机，只用到txd，rxd，gnd这3根最基本的串口通讯线，极大的简化了fpga资源。整个工程打包，方便大家下载到之后可以马上用，相信对初学xilinx fpga 或者 ip cone用法的初学者来说，学习很用帮助。
基于FPGA的UART回环设计（2）
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基于FPGA的UART发送设计uart_tx模块的时序图uart_tx模块的代码uart_tx测试模块的代码结束语 uart_tx模块的时序图 从上一篇文章中，我们已经学习了uart_rx的设计，也已经附上了详细的代码，详细同学们已经学会了该模块的设计。这篇文章我们主要介绍uart_tx模块的设计，与上篇文章相同，我们将先给出模块的时序图，再给出相应的代码，最后给出模块的测试代码。uart_tx模...
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UART串口通信数据回环实验
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接前贴 - 本贴是2021年秋季学期我讲授的信息与通信工程/电子信息硕士21级《EDA与数字系统》课程的课程设计，由上课的郑同学设计、张同学验证，详细内容分享如下： 基于FPGA的UART串口通信数据回环实验_yfz15628644883的博客-CSDN博客_uart调试 ...
【FPGA】UART串口通信
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11-23 1290
tb文件里传入一个高低电平表示为8’b10101010的数据，然后经过uart_rx模块后得到一个8’b0101010的中间data，再经过uart_tx模块后输出高低电平表示为8’b10101010的数据。（也就是说串行通信传输的数据是1比特1比特的传送的）但并行传送的线路长度受到限制，因为长度增加，干扰就会增加，数据也就容易出错。并行是指多比特数据同时通过并行线进行传送，这样数据传送速度大大提高。uart_rx.v（数据输入模块）uart_tx.v（数据输出模块）uart_tb.v（测试文件）
FPGA入门 —— FPGA UART 串口通信
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06-06 5399
FPGA入门 —— FPGA UART 串口通信 串口简介 UART 通用异步收发传输器( Universal Asynchronous Receiver/Transmitter) ，通常称作 UART。 UART 是一种通用的数据通信协议，也是异步串行通信口(串口)的总称，它在发送数据时将并行数据转换成串行数据来传输，在接收数据时将接收到的串行数据转换成并行数据。 它包括了ch340、 RS2...
fpga uart串口回环
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在FPGA中实现UART串口回环，需要设计两个模块，分别是uart_rx和uart_tx模块。其中，uart_rx模块负责接收串口数据，而uart_tx模块负责发送串口数据。在uart_rx模块中，可以使用线性序列机的设计方法，通过时序图来描述其功能。时序图中可以清楚地看到数据的传输过程，包括起始位、数据位和结束位的发送和接收。具体的代码实现可以参考引用\[1\]和引用\[2\]中的内容。在设计FPGA时，养成良好的设计习惯非常重要，可以先画出实验的框图，然后对每个小模块进行时序设计。这样可以避免在复杂项目中茫然无措。引用\[3\]中提供了一个实验框图的例子，可以作为参考。 #### 引用[.reference_title] - *1* *3* [基于FPGA的UART回环设计（1）](https://blog.csdn.net/zhangningning1996/article/details/103836599)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v91^control,239^v3^insert_chatgpt"}} ] [.reference_item] - *2* [基于FPGA实现uart串口模块（Verilog）--------接收模块及思路总结](https://blog.csdn.net/qq_41467882/article/details/87027577)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v91^control,239^v3^insert_chatgpt"}} ] [.reference_item] [ .reference_list ]
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