Correlation between Feint and PD

Giaot James

于 2022-10-11 10:47:20 发布

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分类专栏： SYN 文章标签： Timing

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本文探讨了在集成电路设计中，前端Feint团队和物理设计PD团队之间的时序相关性问题。为了解决时序对齐，提出了三个解决方案：通过交付同源DEF文件确保一致性，使用PD的预算SDC进行综合，以及保持RC相关性以减少工具的过于乐观预测。这些措施旨在确保前端和物理设计的时序一致性和责任明确。

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Correlation between Feint & PD

这算是面试时很常见的一个问题了，Feint team跑综合，交付netlist给PD完成place&route，那么就会出现一个问题，那么保证两边team的timing可以align呢？

如果Feint跑综合后觉得timing没问题，到PD那边后，发现timing无法收敛，责任归谁呢？

所以，这个问题比较serious，我们需要保证两个team的correlation很强，前端timing和PD timing基本一致；

Solutions 1

交付synthesize的DEF给到PD，保证两边team使用的DEF一致；
使用PD从TOP SDC生成的budget SDC，同时添加feedthrough以及repeater一起做synthesize；

1、如果PD不使用Feint提供的DEF，那么会造成PD摆放的marco和stand cell与Feint完全不一致，导致timing path route完全不同；这属于在physical上align；

2、Feint使用PD提供的budget SDC，对于Feint来说，通常对于IO的约束都是统一设置的，并且不准确，而PD使用从TOP SDC budget出来的SDC，对于Tile的IO delay计算往往更加精确；

3、Feint在综合阶段往往不加入feedthrough和repeater，这也会导致两个的timing差别变大；

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