热分焊盘的作用:
Allegro 16.5中PCB设置层叠结构,添加层后type只有dielectric一个选项
你需要添加3个层后,type中才会显示conductor和plane选项的。因为添加中间层时,top与中间层之间会有一个dielectric层(介质层),中间层和中间层之间也要有一层dielectric层的。
也就是层与层之间需要添加dielectric层。你添加一层,系统会默认为dielectric层的。
Allegro PCB 的Drawing Option在16.6的位置
分到几个地方:display——status和setup——design parameters
修改Cadence Capture CIS中的原理图中的元件封装库路径
修改方式在 design Cache中 选定某一元件 右击选择 replace cache 点击ok 在弹出的对话框中进行修改即可
如果选择对了路径,某些元器件仍存在footprint值为空,请将上图的action 选择为第二个 replace...
Resolve lock file and re-run netrev.
在用Cadence PCB Eeit 突然死掉,强制关掉常常会*.brd文件常常被锁住,再次打开时会出现Resolve lock file and re-run netrev 错误提示,解决方法直接删除*.brd.lck文件即可。
设置Allegro里的psm和path路径,
必须同时添加路径为包含.dra .psm后缀的文件夹
布线时添加过孔
1.在放置过孔前先要进行简单的设置。
在菜单栏Setup->Constraints->physical
出来的列表里面找到vias 点击出现一个对话框在对话框中选择需要的过孔。(类型比较多可以在下面过滤器输入v*)
选择好过孔后关闭即可。
当然还有很多约束在这里设置,比如多大的线宽对应多大的过孔..
2.使用过孔:
在布线的时候双击左键即可添加过孔,或者点击右键。
设置某一段线的宽度
在16.6中已经变成了Physical_Constrain_Set选项了
设定特殊区域的走线规则
用PCB设计工具进行画板是,作于不同的走线,线宽与线距要求是不同的,比如电源走线、时钟走线、差分走线等,但是这些走线的特殊线宽、线距要求在某些区域中又不适于使用,这就需要进行区域规则的设置。
在cadence16.x版本中的区域约束规则设置于cadence15.x的设置有一些变化。我使用的cadence16.5,以设置BGA的区域规则为例,在cadence16.5中设置如下:
首先在cadence16.5中的菜单栏选择setup->constraints->constraint manager,如图:
打开constraint manager管理器:
然后,选择physical—>region->all layers,并在右侧栏中选中objects下的工程文件右键,在弹出的窗口中选择create—>region:
然后会弹出create region的对话框,在框中添加你一个region的名字(这个名字随便加,最好有意义,让人知道是什么),然后点击OK:
此时会在type下多出一个命名为BGA_REG的rgn,设置它的规则。这里选择默认的线宽规则:
这一步,这只好了再命名为BGA_REG的区域的现况规则,我们还需要这只这个区域的线距(spacing)规则,设置同线宽规则一样。点击spacing->region->all layer,此时可以看到在region下已经有一个BGA_REG的区域了,这是我们刚才设的那个,在右边的工作区中选择默认的线距即可。接下来点击下边没的其他栏pins、vias等,同样设置为默认即可。
然后回到PCB编辑窗口中,点击options选项卡,在active class and suclass中选择constraint region,subclass选择all(该区域规则对虽有曾均适用):
然后再在菜单中选择shape->rectangular(画一个矩形的shape):
此时,右边的option选项区域会多出一些选项,如下:
在,assign to region选项中,点下拉菜单,选择刚才设置的BGA_REG区域规则。然后在需要添加区域约束的地方画一个矩形,如下在BGA的区域添加约束区域:
至此,一个BGA的区域约束规则就设置好了。
我们看到,12MIL线宽的走线在BGA_REG区域中走线的线宽已经为我们设置的区域规则走线线宽8NIL:
最后需要分别在这两个地方应用一下即可
效果如图: