Cadence中的电路设计

本文详细介绍了Cadence Allegro 16.5中的PCB设计,包括设置层叠结构时如何处理type选项,修改Capture CIS元件封装库路径,解决lock文件问题,设置布线过孔,调整线宽以及设定特殊区域走线规则。通过实例展示了Cadence 16.5中的XNET设置方法和区域约束规则创建步骤。
摘要由CSDN通过智能技术生成

热分焊盘的作用:

 

 

Allegro 16.5中PCB设置层叠结构,添加层后type只有dielectric一个选项

你需要添加3个层后,type中才会显示conductor和plane选项的。因为添加中间层时,top与中间层之间会有一个dielectric层(

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