PLL和DLL的区别

最新推荐文章于 2023-10-09 21:10:32 发布

月绕紫藤

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分类专栏：协议总线类

本文链接：https://blog.csdn.net/zhy295006359/article/details/116397355

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DLL（Delay Locked Loop）主要用于数字电路中实现信号的精确延迟，确保信号边沿对齐，常用于高速接口的数据恢复。PLL（Phase Locked Loop）则可以做相位跟踪和频率综合，提供稳定且可变的高质量信号，适用于频率要求较高的场景。DLL强调延迟精度和稳定性，而PLL侧重抑制抖动和频率漂移。两者在内部结构上也有所不同，DLL通常基于延迟线，PLL则包含环形振荡器。

摘要由CSDN通过智能技术生成

DLL

DLL-Delay locked loop用在数字电路中，用来自动调节一路信号的延时，使两路信号的相位一致（边沿对齐），在需要某些数字信号（比如data bus上的信号）与系统时钟同步的情况下， DLL将两路clock的边沿对齐（实际上是使被调节的clock滞后系统clock 整数个周期），用被调节的clock做控制信号，就可以产生与系统时钟严格同步的信号（比如输出数据data跟输入clock同步，边沿的延时不受到电压、温度、频率影响）。

PLL

PLL–Phase locked loop除了用作相位跟踪（输出跟输入同频同相，这种情况下跟DLL有点相似）外，可以用来做频率综合（frequency synthesizer）,输出频率稳定度跟高精度低漂移参考信号（比如温补晶振）几乎相当的高频信号，这时，它是一个频率源。利用PLL，可以方便地产生不同频率的高质量信号，PLL输出的信号抖动（频域上表现为相噪）跟它的环路带宽，鉴相频率大小有关。总的说来，PLL的环路带宽越小，鉴相频率越高，它的相位噪声越小（时域上抖动也越小）。

由于在实际ADC系统中，采样系统总的动态特性主要取决于采样时钟的抖动特性，如果对频率要求不是太高，VCXO是比较好的选择。如果确实需要可变频率低抖动时钟，则基于PLL的时