zynq7000 中如何不修改PL端，而在sdk中修改pll io 的频率

最新推荐文章于 2024-07-20 15:32:35 发布

zhyg_321

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分类专栏： zynq FPGA 文章标签： fpga开发

本文链接：https://blog.csdn.net/zhyg_321/article/details/122913232

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经常在调试时，需要修改pl端的CLK_FCLK频率值，每次修改都需重新编译pl端代码，耗时编译！

经过研究，发现vitis工程中，在平台的应用工程中，在_ide\psinit目录下得ps7_init.tcl中修改相应的寄存器，从而达到修改pll-io时钟频率的目的。

其中ps7_init.tcl时在vitis 的ide中设置的，在debug config 中，可以设置这个文件。

其中关于时钟的寄存器在

proc ps7_clock_init_data_3_0 {} {
    mwr -force 0XF8000008 0x0000DF0D
    mask_write 0XF8000128 0x03F03F01 0x00700F01
    mask_write 0XF8000138 0x00000011 0x00000001
    mask_write 0XF8000140 0x03F03F71 0x00100801
    mask_write 0XF800014C 0x00003F31 0x00000501
    mask_write 0XF8000150 0x00003F33 0x00000A01
    mask_write 0XF8000154 0x00003F33 0x00000A02
    mask_write 0XF8000168 0x00003F31 0x00000501
    mask_write 0XF8000170 0x03F03F30 0x00200400
    mask_write 0XF8000180 0x03F03F30 0x00100700
    mask_write 0XF8000190 0x03F03F30 0x00200400
    mask_write 0XF80001C4 0x00000001 0x00000001
    mask_write 0XF800012C 0x01FFCCCD 0x01EC044D
    mwr -force 0XF8000004 0x0000767B